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Altera DDR2的CKE管脚一直为低电平怎么回事呢？(1)
2014-06-17 mcysl|2014-06-17 mcysl
[求助]FPGA输入引脚设置(1)
2014-06-16 jing880311|2014-06-17 Norman
SDR SDRAM诡异问题请教(20)
2014-06-13 Jephen|2014-06-16 Jephen
[求助]请问一下Quartus的里VHDL的inout管脚(2)
2014-06-15 yinlian|2014-06-16 yinlian
[求助]这样的关键路径如何优化(1)
2014-06-12 daxuelangren|2014-06-14 gwdy
[求助]一般去哪里找开源的IP设计啊？谢谢了。(2)
2014-06-13 flourish|2014-06-13 flourish
增量编译(0)
2014-06-13 zhoujun315|2014-06-13 zhoujun315
spartan6 FPGA 里时钟最快能跑到多少？(9)
2014-06-09 zzlthuscu|2014-06-12 bobzengtao
版面积分变更记录(0)
2014-06-11 deliver|2014-06-11 deliver
xilinx ucf文件gtp引脚约束(2)
2014-06-09 ente|2014-06-10 InterRonaldo
谁记得共享free verilog ip的网站？(3)
2014-06-10 sanxineryi|2014-06-10 leonqin
招DSP开发人员，扩频通信方向(1)
2014-06-10 godjohsn|2014-06-10 imlaohe
请问 xilinx Vertex 5 的SRIO 核有免费的么？(0)
2014-06-09 dingdongbell|2014-06-09 dingdongbell
图像卡里FPGA外接SRAM还是SDRAM？(41)
2013-06-28 volcano83|2014-06-09 jesce
问一个IO约束的问题(1)
2014-06-09 jesce|2014-06-09 jesce
请frankrick老兄给解答一下吧。谢谢。(3)
2014-06-07 iceroom|2014-06-09 frankrick
libero怎么编译相应的器件库呢？(0)
2014-06-09 fjm01081216|2014-06-09 fjm01081216
[求助]FPGA控制步进电机起停(1)
2014-06-06 jing880311|2014-06-06 lpgy
ngc网表问题(1)
2014-06-05 zhoujun315|2014-06-06 lpgy
altera的quartus带不带DS-5 ？(3)
2014-06-04 jlqsczw2007|2014-06-06 captainjiang
fifo的wr clk怎么产生(2)
2014-05-28 ente|2014-06-04 bobzengtao
为什么7系的lvds管脚不能直接接1000basex？(6)
2014-05-28 bobzengtao|2014-06-04 bobzengtao
版面积分变更记录(0)
2014-06-04 deliver|2014-06-04 deliver
模块之间怎么传递数据？帮忙看下代码(3)
2014-06-03 tris|2014-06-04 dyxing
串口丢数据问题(4)
2014-05-30 ente|2014-06-03 iyama
xilinx FPGA的EMCCLK问题(0)
2014-06-03 nba23|2014-06-03 nba23
咨询个产品选型的事情(3)
2014-05-30 iceroom|2014-06-01 aptx4689lx
求问ISE中如何快速加入一堆文件(2)
2014-05-30 leeshow|2014-06-01 fuchuantian
需要开发一块Virtex4板子，请报价(0)
2014-05-31 w3m|2014-05-31 w3m
高级软件工程师，20-30w，北京(0)
2014-05-30 Baltasar|2014-05-30 Baltasar