软线程什么意思？
单核上线程切换？CPU本身在单核上保证执行结果和顺序执行一致，不需要fence指令。但是，C++代码里的fence同时影响编译器和CPU，不加fence，在线程切换时可以观察到编译器指令重排的影响。
超线程/细粒度多线程？乱序CPU对L1缓存的读写也是乱序的（但单线程代码观察不到），不加fence的话，即使是单核，超线程可以观察到。fence并不仅仅影响缓存一致性。

【 在 DoorWay 的大作中提到: 】
: 还没用过这么精确/巧的控制，日常业务性偏多。
: 看这个版面，纯粹读读文档，没有实操。
: 你以上这些讨论，都是以CPU0,1,2为例，即硬件多线程。
: ...................
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修改:ilovecpp FROM 114.86.90.*
FROM 114.86.90.*

【 在 libgcc 的大作中提到: 】
: https://gcc.gnu.org/wiki/Atomic/GCCMM/AtomicSync
: -Thread 1-
: y.store (20, memory_order_relaxed)
: ...................
: 是说在thread2里的y.store(10)也有可能发生在thread1的x.store(10)之前是么

这倒不会。但thread3:
if (y.load (memory_order_relaxed) == 10)
  assert (x.load(memory_order_relaxed) == 10) /* assert B */
有可能生成类似这样的代码：
load reg1, x
load reg2, y
if reg2==10:
  assert(reg1==10)

不过你说那种情况也不是不可能
-Thread 2-
if (x.load (memory_order_relaxed) == 10)
{
    assert (y.load(memory_order_relaxed) == 20) /* assert A */
    y.store (10, memory_order_relaxed)
}
也有可能被生成为：
load reg1, y
load reg2, x
store #10, y
if reg2==10:
    assert(reg1==20)
else: // very unlikely
    store reg1, y
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修改:ilovecpp FROM 114.86.90.*
FROM 114.86.90.*

既然1核需要，2核当然也需要。

【 在 DoorWay 的大作中提到: 】
: 反着问，2核起3个线程，是否需要指定memory order，使得例子里的assert都为true?
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FROM 114.86.90.*