network processor 也好，FPGA 也好，ASIC 也好，架构里还是有 memory system，总不可能全部数据都在 register file 甚至全都在 crossbar 里吧？当然可以设计成多核之间完全并行，不共享 memory port，总线还是会有 contention 吧？
是不是因为并发的数量很小（小于几千）所以可以做一个大块的 mesh，做到整个 dataflow 完全没有 contention 而不影响 thruput？
btw，这种公司是只设计 IP，后续工作全部外包出去，还是自己设计整个 SoC，直接跟 fab 接口？
【 在 ziqin 的大作中提到: 】
: 因为你在说纳秒级别 如果kernel by pass只省了纳秒级别 那么用cpu跑交易逻辑是没有意义的 因为随便一个大一些的cache miss或者cpu 切片都比这个大
所有你看见的纳秒级的tick to trade的 都是交易逻辑直接烧在网卡芯片里的
CPU处理交易逻辑的 就算再kernel by pass 也会涉及到硬件中断 甚至就算你的网卡芯片可以by pass cpu直接写内存 你绑交易逻辑的核也需要读内存而不是读缓存 就算读缓存 只要你不是读一级缓存 在现在cpu的构架下 都涉及同步各个核之间的缓存同步
绝大部分墙街的公司 除了真正的几个用fpga的头部玩家 无非都是照猫画虎而已
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