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主题:Re: verilog组合逻辑控制同一个变量读写的问题
chenpp
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2025-04-02 16:06:43
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你自己都说的ina和inb是if/else的关系,
然而你的代码并没有写成if/else的关系:
if (ina) begin
queue[0] = 1'b1;
end
if (inb) begin
queue[1] = 2'b1;
end
【 在 liriver 的大作中提到: 】
: 代码如下:
: module my_module(
: input wire clk,
: ...................
--
FROM 70.190.162.130
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