水木社区手机版
首页
|版面-计算机体系结构(CSArch)|
新版wap站已上线
展开
|
楼主
|
同主题展开
|
溯源
|
返回
上一篇
|
下一篇
|
同主题上篇
|
同主题下篇
主题:Re: verilog组合逻辑控制同一个变量读写的问题
liriver
|
2025-04-02 16:36:00
|
这个queue是为了记住request序列,因为request只持续一拍,下一拍这个信号就消失了,不记住这信号不就丢失了吗
【 在 chenpp 的大作中提到: 】
: 你自己都说的ina和inb是if/else的关系,
: 然而你的代码并没有写成if/else的关系:
: if (ina) begin
: ...................
--
FROM 125.33.202.*
上一篇
|
下一篇
|
同主题上篇
|
同主题下篇
选择讨论区
首页
|
分区
|
热推
BYR-Team
©
2010.
KBS Dev-Team
©
2011
登录完整版