水木社区手机版
首页
|版面-计算机体系结构(CSArch)|
新版wap站已上线
展开
|
楼主
|
同主题展开
|
溯源
|
返回
上一篇
|
同主题上篇
主题:Re: verilog组合逻辑控制同一个变量读写的问题
liriver
|
2025-04-03 08:10:15
|
解决了,傻了,最简单就是把
if (ina) begin
queue[0] = 1'b1;
end
if (inb) begin
queue[1] = 2'b1;
end
这段移入时序逻辑就行,这样queue只有在时钟上升沿改变一次而不会像组合电路一样是一种随时改变的状态电路
--
FROM 125.33.202.*
上一篇
|
同主题上篇
选择讨论区
首页
|
分区
|
热推
BYR-Team
©
2010.
KBS Dev-Team
©
2011
登录完整版