关于职位
企业是一家AI芯片研发的知名顶尖科技公司，致力于突破算力瓶颈，打造全球领先的芯片解决方案。现因核心项目需要，诚邀片上网络（NoC）资深专家加入，共同设计面向未来先进工艺的超低延迟、高带宽、可扩展的芯片互连架构，赋能下一代数据中心、自动驾驶与AI大模型芯片！
你将主导：
NoC架构设计与优化
主导多核/众核芯片的NoC拓扑设计（如Mesh/Torus/Butterfly），优化路由算法（XY/DOR/自适应路由），解决拥塞控制、死锁避免等核心问题。
针对AI训练/推理芯片特性，设计低延迟（纳秒级）、高吞吐（TB/s级）的互连方案，支持大规模并行计算（如千核级芯片）。
探索光电混合NoC、近存计算互连等前沿技术，突破传统NoC带宽与能效瓶颈。
性能与功耗优化
建立NoC性能模型（如BookSim、NS-3仿真），进行延迟/带宽/功耗的量化分析与优化。
设计动态电压频率调节（DVFS）、流量感知电源管理策略，降低NoC功耗占比（目标<15%芯片总功耗）。
先进工艺适配
主导NoC在3nm/2nm工艺下的物理设计挑战（如时序收敛、信号完整性、跨时钟域同步）。
协同后端团队优化布线资源分配，解决金属层限制下的高密度互连问题。
技术生态构建
制定NoC设计规范与验证标准，推动自动化工具链（RTL生成、性能评估）开发。
布局NoC相关专利，参与UCIe/CXL/CCIX等行业标准讨论，提升技术影响力。
期待这样的你：
硕士及以上学历，微电子、计算机架构、通信工程等相关专业，8年以上NoC/互连技术研发经验（有量产芯片成功案例）。
精通NoC协议栈（链路层/网络层/传输层），熟悉AMBA AXI/CHI、TileLink等总线协议。
掌握RTL设计（Verilog/VHDL）与EDA工具（DC/Genus, Innovus），具备NoC性能建模与仿真经验。
对多核一致性协议（Cache Coherence）、片上存储 hierarchy有深刻理解。
优先考虑：
有AI芯片/GPU/高性能CPU的NoC设计经验，熟悉RDMA、零拷贝传输等优化技术。
熟悉先进封装技术（如Chiplet、3D IC）中的互连设计（硅中介层、TSV）。
在DAC、ISSCC、Hot Chips等会议发表过NoC相关论文。
软实力：
具备技术团队管理能力，能主导跨部门（架构/前端/后端/验证）协作。
对技术趋势敏感（如Chiplet互联、光互连），具备从论文到量产的技术转化能力。
薪酬与福利：
年薪范围：100-200万（优秀者可谈）
五险一金（顶格缴纳）、高端医疗保险、全球技术会议差旅支持。
邮箱：1370621224@qq.com
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