【 在 rliw 的大作中提到: 】
: 我有一个寄存器信号，从子模块直接连到顶层模块，然后就直接输出了，
: 中间没有任何逻辑，但时序分析后，在管脚的IO_BUF里产生了4ns的延迟，
: 造成时序违约。
: ...................
我也有遇到过这问题，x家的K7, output_delay max设成0了还是无法满足时序要求（差不到1ns），设成负数不行，输出路径主要的延时在时钟bufg和输出obuf上，但是约束了确实有效果，不约束会出现这次编译没问题，下次编译有问题的情况，后面用set_clock_uncertainty -setup -from [get_clocks usb_clk_i] -to [get_clocks clk_virt] -1加1ns让它不报错。
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FROM 159.226.182.*