- 主题:外行问个verilog除法问题
看到verilog中有除法操作，但除法如果被除数不是2的n次幂的情况按我理解
在硬件上无法简单实现。
那么verilog是怎么处理除法的？在硬件上生成什么电路？
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FROM 223.71.18.*
cpu里的除法器是独立的单元（最早的是在浮点单元内），具体实现有论文可查。
fpga里最好不要这么干。 除非资源无限。
【 在 omni 的大作中提到: 】
: 看到verilog中有除法操作，但除法如果被除数不是2的n次幂的情况按我理解
: 在硬件上无法简单实现。
: 那么verilog是怎么处理除法的？在硬件上生成什么电路？
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FROM 218.82.62.*
你要求一拍出结果吗？如果需要，就用组合逻辑搭，如果可以几十拍出结果，就循环减，没多少逻辑
【 在 omni 的大作中提到: 】
: 看到verilog中有除法操作，但除法如果被除数不是2的n次幂的情况按我理解
: 在硬件上无法简单实现。
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--来自微微水木3.5.12@空白
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FROM 117.136.38.*
准确的结果是无法实现
就是近似算法，看你需要的性能选一个近似的实现的方法
【 在 omni 的大作中提到: 】
看到verilog中有除法操作，但除法如果被除数不是2的n次幂的情况按我理解
在硬件上无法简单实现。
那么verilog是怎么处理除法的？在硬件上生成什么电路？
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FROM 183.157.163.*