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- 主题:[求助]DDR3自检不过
- 使用的FPGA（K7325T），init_calib_complete 不拉高，但是CAS和CS有规则波形，是DDR3时钟-800MHz的4分之1，请调过的老师点播一下，实在是么有思路。。。
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FROM 219.228.146.* - 【 在 nlgdczm 的大作中提到: 】
: 本青理解的FPGA是用来做一些实时性要求比较高、与底层硬件相关的事，比如数字滤波、组帧解帧、增益控制啥的。FPGA挂DDR有啥用途吗？
: 又吴牛喘月了。。。
谦虚啦，我们是ADC采样率是4通道，每通道2Gsps，数据量太大了，缓存下来靠FPGA内部的存储空间不够用
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FROM 219.228.146.* - 【 在 oBigeyes 的大作中提到: 】
: 电路板设计时候各种规则都考虑了吗？
: 阻抗控制了吗？
: 电压量一量
: ...................
阻抗控制了，DQ按组做的等长，组与组之间差的较多，1000mil。电压对的，有点怀疑等长的问题了
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FROM 180.158.16.* - 【 在 AndreZheng 的大作中提到: 】
: 这个信号没有的话，就是前面leveling啥的都没过。看看硬件的焊接和连线、测试代码管脚分配是否有错
对，我用ILA抓了一下初始化的主状态机，停在一个状态了。。。焊了两块板子，一块能跑400M，800跑不上去，一块干脆就初始化过不了。
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FROM 180.158.16.* - 【 在 yupipi 的大作中提到: 】
: 几片DDR3，布线是T型还是fly-by
: xilinx design guide文档里有等长的要求
: 不光是DQ组内的，还有DQS对CLK，C/A/C对CLK的等长要求
: ...................
现在就一片，16位宽的，因为IO不够所以就带了一片。现在是低八位4900mil的等长，高八位4100mil的等长，ck/C/A 4400mil的等长
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FROM 180.158.16.* - 【 在 Rome888 的大作中提到: 】
: 测过几块板卡？能排除焊接问题吗？
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焊了了两块，一块能跑400M，一块初始化都过不了
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FROM 180.158.16.* - 【 在 zkr 的大作中提到: 】
: 考虑看一下手册
: 有的芯片对 控制组延迟小于数据组 支持受限，可能需要人工介入训练
: CK是时间基准，训练的结果是在别的信号链路上添延迟
: ...................
好的好的，感谢感谢，我量了一下UDQS和LDQS，控制器居然没有发出校准序列，问题可能出在这里，不知道是不是K7没焊好
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FROM 180.158.16.*