- 主题:[求助]DDR3自检不过
几片DDR3，布线是T型还是fly-by
xilinx design guide文档里有等长的要求
不光是DQ组内的，还有DQS对CLK，C/A/C对CLK的等长要求
【 在 Lucky520 的大作中提到: 】
: 阻抗控制了，DQ按组做的等长，组与组之间差的较多，1000mil。电压对的，有点怀疑等长的问题了
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FROM 123.119.238.*
就一片而且速度也不高，那估计不太可能是等长方面的问题
信号端接电阻啥的焊的没问题吧
【 在 Lucky520 的大作中提到: 】
: 现在就一片，16位宽的，因为IO不够所以就带了一片。现在是低八位4900mil的等长，高八位4100mil的等长，ck/C/A 4400mil的等长
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FROM 124.126.224.*
片数不多就可以，海思的开发板，2片DDR3，2层板
【 在 nlgdczm 的大作中提到: 】
: 4层？1层电源1层地，还剩2层信号，走得通？
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FROM 124.126.224.*