这个“评审”就跟特快的很多词汇一样，表面上一模一样的汉字，实际上是完全是不同东西。
茴香豆的“茴”有四种写法，本青也至少参加过四种PCB“评审”：
1、刷存在会：这根线往右挪一点，挪多少你看着办。这颗器件挪近点，改线多也要改。再加一颗芯片，放这个位置。地孔多打两个。
2、补流程会：等长做了吗？DRC清了吗？通流量够吗？反面限高多少？连接器选高速的规格了吗？浮铜去了吗？
3、信息交流会：这个PCIE的阻抗是100。这个DDR不用等长？！高科技！这个电源要这样布，如此这般这般如此。这个器件就个备胎，随便拉线。这堆线有复用高速口，阻抗控制和等长要做。这次换嘉立创做了，阻抗自己算好，没有工程确认了。丝印不用标，但连接器上的信号名要标。
4、layout内部会：这个跨平面了，处理下。这个等长再确认下，需要这么严？检查gerber有报如下问题，看看有没问题？这个回流断了。

本青主要参加的信息交流会，众青参加的是什么会？


【 在 spadger 的大作中提到: 】
: 大多数时候评审只是浪费时间而已
:
--
FROM 39.144.104.*

这题本青会！
原理图和PCB工程师在开始swap PIN之前，由原理图工程师给出一份可换的信号名清单，里面包含了可换的信号名，以及换pin的约束，比如哪些可以换，交换的规则云云。
pcb工程师按照走线的情况换好pin以后，会出一份swap
pin的对照文件，由原理图工程师按照这个文件修改到原理图上，同时复查交换的规则是否有问题。之后出一份网表同步给pcb工程师，验证一下即可。
上述流程是常规做法，要是精益求精的（这个情况对于外协赶时间的就绝对不会出现），比如FPGA要用到未用管脚的，交换涉及到不同电平的bank，以及需要换bank的IO电压的，还有高速SERDES交换的一些小坑，比如PCIe的高低位问题，就得原理图工程师和pcb工程师一起坐下来慢慢聊了。

【 在 spadger 的大作中提到: 】
: 有个问题一直比较困惑，PCB设计过程中改原理图这种需求，layout外协是如何处理的。
:
: 比如FPGA和MCU的GPIO管脚，很多都是可以在layout过程中调整的，调整以后会给layou
: ...................
--
FROM 39.144.45.*