- 主题:锁相环频率合成器和时钟产生器件有何异同？
synthesizer有捷变的需求，对环路的响应速度和稳定性都有要求
generator一般就是产生固定时钟用的，为了方便用一般还都集成了n路分配器
【 在 nlgdczm 的大作中提到: 】
: 都是pll+vco，看不出啥区别呀！。。。
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你说的带slew的一般也分在generator里，最常见的就是pcie的clock generator，对于时钟的slew斜率都是有限定的，generator当然也是按照协议来实现就行了
捷变的特性更多用在雷达之类的需要快速改变发射频率的场景
再就是，clock generator一般衡量输出抖动用的参数是时域的jitter，synthesizer一般用频域的phase noise，也是面向不同应用领域 数据采样时钟用jitter更直观，频率域调制用phase noise更直观
【 在 nlgdczm 的大作中提到: 】
: 固定时钟这种，对于PCIe、USB、DP这种的容易理解。
: 但是如果是通信系统里面需要一定频率拉偏变化的、给FPGA/DSP/ADC/DAC的时钟，也是需要用频率合成器？
: 看ADI/TI的频率合成器，都是些模拟的50欧姆阻抗匹配输出，而FPGA这种数字芯片一般都是要cmos、lvds、pecl这种数字io。
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修改:eggcar FROM 111.198.57.*
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手滑了，slew不是skew
【 在 jiu 的大作中提到: 】
: skew 一般是指不同的通道之间或者part 与 part之间。
: 频率便宜用offset比较多。
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