- 主题:锁相环频率合成器和时钟产生器件有何异同？
（1）输出时钟范围不一样，时钟产生器最高100MHz（弱点）
（2）（等效同频）pnoise时钟产生器好（优点）
clk generator可以给更高输出频率的pll做ref，比10M级做ref的pll输出噪声好
【 在 nlgdczm 的大作中提到: 】
: rt，看ADI的官网有感而发问。
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修改:hhxss FROM 222.128.117.*
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(1)100M级
(2)同样1G输出频率，相噪10M*10*10,2个pll,第一个100Mout pll做第二个pll ref，比10M*100单个pll相噪好
【 在 jiu 的大作中提到: 】
: 时钟发生器没有看到有上限100M的说法。
: 如果仅仅是做为后端的参考时钟输入的话，当然低频就可以了，频率越高越贵。
: 晶体的相位噪声好于时钟发生器（他们是晶体+PLL）
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修改:hhxss FROM 222.128.117.*
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没懂
我的理解
第一个整数pll=clk generator=jitter cleaner
【 在 PrimeTime 的大作中提到: 】
: 现在时钟发生器都用jitter cleaner了，不存在你说的第2个问题
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修改:hhxss FROM 222.128.117.*
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