- 主题:锁相环频率合成器和时钟产生器件有何异同？
看框图呀。
【 在 nlgdczm 的大作中提到: 】
: rt，看ADI的官网有感而发问。
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那就是叫法不一样，本质的东西是一样的。
一般情况下，频率综合需要外部的晶体或者时钟输入。
时钟发生器呢，就集成晶体了，给电就有频率输出。
【 在 nlgdczm 的大作中提到: 】
: 都是pll+vco，看不出啥区别呀！。。。
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时钟发生器没有看到有上限100M的说法。
如果仅仅是做为后端的参考时钟输入的话，当然低频就可以了，频率越高越贵。
晶体的相位噪声好于时钟发生器（他们是晶体+PLL）
【 在 hhxss 的大作中提到: 】
: （1）输出时钟范围不一样，时钟产生器最高100MHz（弱点）
: （2）（等效同频）pnoise时钟产生器好（优点）
: clk generator可以给更高输出频率的pll做ref，比10M级做ref的pll输出噪声好
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skew 一般是指不同的通道之间或者part 与 part之间。
频率便宜用offset比较多。
【 在 eggcar 的大作中提到: 】
: 你说的带skew的一般也分在generator里，最常见的就是pcie的clock generator，对于时钟的skew斜率都是有限定的，generator当然也是按照协议来实现就行了
: 捷变的特性更多用在雷达之类的需要快速改变发射频率的场景
: 再就是，clock generator一般衡量输出抖动用的参数是时域的jitter，synthesizer一般用频域的phase noise，也是面向不同应用领域 数据采样时钟用jitter更直观，频率域调制用phase noise更直观
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现在的synthesizer一般都有外部时钟去抖动的功能，内部会有两级PLL
如果只是单纯的频率变化，那么把外部的时钟输入集合在芯片内部就是时钟发生器了。
基本上就是晶体+PLL的方式，把buffer集成在里面也就是很简单的事情了。
【 在 eggcar 的大作中提到: 】
: synthesizer有捷变的需求，对环路的响应速度和稳定性都有要求
: generator一般就是产生固定时钟用的，为了方便用一般还都集成了n路分配器
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模拟50欧姆输出是为了接线缆的同轴头吧，这个针对广电应用比较多。
更多的时钟综合器还是标准数字接口。
【 在 nlgdczm 的大作中提到: 】
: 固定时钟这种，对于PCIe、USB、DP这种的容易理解。
: 但是如果是通信系统里面需要一定频率拉偏变化的、给FPGA/DSP/ADC/DAC的时钟，也是需要用频率合成器？
: 看ADI/TI的频率合成器，都是些模拟的50欧姆阻抗匹配输出，而FPGA这种数字芯片一般都是要cmos、lvds、pecl这种数字io。
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理解不对。第一个PLL就是jitter clearner，不是clk generator。
【 在 hhxss 的大作中提到: 】
: 没懂
: 我的理解
: 第一个整数pll=clk generator=jitter cleaner
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