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主题:Re: serdes耦合电容位置
楼主
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nlgdczm
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2023-08-26 01:32:56
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只看此ID
一般收吧。可以查下光模块的手册,集成的电容都是收端。
一般会挖。但是都到20G了,要么是有复杂的高速芯片,这种大pcb,画原理图的不会画,画pcb的很清楚挖不挖、挖几层和挖多大;要么是高速背板,这种会有hfss这种仿真一下再动手的吧!
【 在 woaiwoer 的大作中提到: 】
: 放接收端?
: 20g速率,耦合电容下面参考平面要挖空?
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FROM 58.247.23.*
1楼
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HxSailor
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2023-08-26 09:43:50
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只看此ID
也不知道触发了什么敏感词.....sun了狗了,见贴图。
【 在 nlgdczm 的大作中提到: 】
: 一般收吧。可以查下光模块的手册,集成的电容都是收端。
: 一般会挖。但是都到20G了,要么是有复杂的高速芯片,这种大pcb,画原理图的不会画,画pcb的很清楚挖不挖、挖几层和挖多大;要么是高速背板,这种会有hfss这种仿真一下再动手的吧!
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FROM 101.229.124.*
2楼
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nlgdczm
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2023-08-26 10:40:31
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只看此ID
看来是记岔了,TX端才是主流。。。
【 在 HxSailor 的大作中提到: 】
: 也不知道触发了什么敏感词.....sun了狗了,见贴图。
: [upload=1][/upload]
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FROM 220.196.194.*
3楼
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HxSailor
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2023-08-28 11:08:15
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只看此ID
你这个归纳的显然不准确,常用的一些serdes
sff-8431协议明确指示sfp光模块的AC电容全部放在光模块上,主板侧不用放,也就是相对于光模块无论其收发都是靠近光模块放的。
sff-8436协议指示的qsfp+也是直接都放在光模块上。
pcie一般放在TX侧靠近连接的位置,沉板设计时靠近TX芯片放。
nvme的盘,基于pcie3.0 4.0的也遵循pcie的规范也是靠近tx,连接器附近。
sata的情况比较复杂,有双耦合电容的设计,没发展开说
usb3.0 及以上,Intel的规则也是TX侧放,靠近第一级连接器
至于20G的不好说,很多电路设计的公众号上有一些反真研究其结论也非完全一致,但是放在哪里其实影响很小
挖空呢基本是要挖的,伴地孔这些也是要的,可能比ac电容的位置影响更大。
【 在 nlgdczm 的大作中提到: 】
: 一般收吧。可以查下光模块的手册,集成的电容都是收端。
: 一般会挖。但是都到20G了,要么是有复杂的高速芯片,这种大pcb,画原理图的不会画,画pcb的很清楚挖不挖、挖几层和挖多大;要么是高速背板,这种会有hfss这种仿真一下再动手的吧!
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FROM 101.229.124.*
4楼
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woaiwoer
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2023-08-28 21:14:34
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高手
【 在 HxSailor 的大作中提到: 】
: 你这个归纳的显然不准确,常用的一些serdes
:
: sff-8431协议明确指示sfp光模块的AC电容全部放在光模块上,主板侧不用放,也就是相对于光模块无论其收发都是靠近光模块放的。
: ...................
--来自微微水木3.5.14
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