从非数学角度看，跨时钟域的东西，一般得用变速率滤波器这些给处理下。
等等，怎么看着像软件与FPGA底层逻辑冲突的问题？光中断+信号量保护可能都不够，得有个懂操作系统的人看了。

【 在 zzlthuscu 的大作中提到: 】
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: FPGA里主时钟100MHz， 一个信号周期是1.056789s，然后产生一个宽度是10ns的脉冲，周而复始，
: 这个信号是系统复位完成后就开始的， 另外一个信号是外部输入信号，输入的时刻是系统完成复位后的某个不确定时刻， 周期是0.5s, 然后产生一个10ns的脉冲， 现在的问题是系统长时间运行后，这两个10ns脉冲肯定会重叠吗？ 重叠的条件和几率该怎么算？

#发自zSMTH@22081281AC
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