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- 主题:如何去掉一个1.5ms宽的信号？
- rt，
前情提要：https://m.newsmth.net/article/Embedded/55402
现在一番折腾，主要是调整初始化时各种初始化函数的先后位置，包括吧VDD monitor给调到后面去了，现在“优化”到上电后的高电平只有1.5ms的时长了。
在不增加大的主芯片，包括更换单片机的前提下，除了加大电容，还有啥高科技的办法吗？
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FROM 220.196.193.* - 装个三极管反反相
【 在 nlgdczm 的大作中提到: 】
: rt，
: 前情提要：https://m.newsmth.net/article/Embedded/55402
: 现在一番折腾，主要是调整初始化时各种初始化函数的先后位置，包括吧VDD monitor给调到后面去了，现在“优化”到上电后的高电平只有1.5ms的时长了。
: ...................
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FROM 116.238.229.* - 你这脉冲能找到根本输出的原因吗，老是补洞也不是个办法
初始化的时候有没有使用外部晶振或者只是用内部晶振试试看
【 在 nlgdczm 的大作中提到: 】
: rt，
: 前情提要：https://m.newsmth.net/article/Embedded/55402
: 现在一番折腾，主要是调整初始化时各种初始化函数的先后位置，包括吧VDD monitor给调到后面去了，现在“优化”到上电后的高电平只有1.5ms的时长了。
: ...................
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FROM 112.54.232.* - The Port I/O latches are reset to 0xFF (all logic ones) in open-drain mode. Weak pull-ups are enabled during and after the reset.
本青自打看到手册里的这句话，就转头开始从外设上找办法了。。。
这个feature好像还是51共有的。网上搜了下，一堆stc的单片机都有这个feature。
【 在 db16122 的大作中提到: 】
: 你这脉冲能找到根本输出的原因吗，老是补洞也不是个办法
: 初始化的时候有没有使用外部晶振或者只是用内部晶振试试看
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FROM 220.196.193.* - 可能不行。
上电以后，D列这个脉冲，反一下，后面也跟着反了。就想去掉D列。如之奈何？
【 在 commander 的大作中提到: 】
: 装个三极管反反相 ...
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修改:nlgdczm FROM 220.196.193.*
FROM 220.196.193.* - 也就是说启动的时候会冲open-drain切换到pull-up？
【 在 nlgdczm 的大作中提到: 】
: The Port I/O latches are reset to 0xFF (all logic ones) in open-drain mode. Weak pull-ups are enabled during and after the reset.
: 本青自打看到手册里的这句话，就转头开始从外设上找办法了。。。
: 这个feature好像还是51共有的。网上搜了下，一堆stc的单片机都有这个feature。
: ...................
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FROM 112.54.232.* - 受影响IO不多，加下拉电阻。
下批换引脚兼容的其它类型MCU。
【 在 nlgdczm 的大作中提到: 】
: 标 题: Re: 如何去掉一个1.5ms宽的信号？
: 发信站: 水木社区 (Thu Mar 28 16:08:23 2024), 站内
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: 可能不行。
: 上电以后，D列这个脉冲，反一下，后面也跟着反了。就想去掉D列。如之奈何？
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: 【 在 commander 的大作中提到: 】
: : 装个三极管反反相 ...
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: ※ 修改:·nlgdczm 于 Mar 28 16:10:46 2024 修改本文·[FROM: 220.196.193.*]
: ※ 来源:·https://exp.mysmth.net·[FROM: 220.196.193.*]
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修改:nlgdczm FROM 220.196.193.*
FROM 124.205.76.* - 应该是上电复位期间，管脚默认是open drain且使能了pull up上拉电阻。
【 在 db16122 的大作中提到: 】
: 也就是说启动的时候会冲open-drain切换到pull-up？
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FROM 220.196.193.* - 本青考虑：脉冲宽度只有1ms左右，就假装它是一个周期1/2ms的周期信号。加一个截止频率500k的RC滤波器是不是就能高科技地解决了？算了下，R大概33欧姆，C大约10nF，看起来很合理啊！
【 在 redleaves 的大作中提到: 】
: 受影响IO不多，加下拉电阻。
: 下批换引脚兼容的其它类型MCU。
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FROM 220.196.193.* - 这个id勤学好问，平时分估计有92
【 在 nlgdczm 的大作中提到: 】
: rt，
: 前情提要：https://m.newsmth.net/article/Embedded/55402
: 现在一番折腾，主要是调整初始化时各种初始化函数的先后位置，包括吧VDD monitor给调到后面去了，现在“优化”到上电后的高电平只有1.5ms的时长了。
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FROM 183.212.243.*