verilog-a本质上还是模拟的东西，建模的时候完全可以怎么方便怎么来，有的特性用c
ode来写方便就用code写，有的地方直接串个RC更方便就直接串联RC；

而且cadence的spectre本来就可以吃pspice的model，你找找，include file那边可以找
到；


【 在 il15 的大作中提到: 】
: 我查了下，几乎是没有提供电路模型（子电路）的。
: 有些提供了不同偏置下的s参数，有些好像是提供了加密的模型（这种加密的模型只能给某些合作的spice使用？比如pspice）。
: 用verilog-a建模的话，是不是直流特性还好一下，想仿瞬态的话，电容或者电感导致的延迟就比较难弄了？
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