RTL8211EG 的三个时钟 TXCLK GTX_CLK  RXCLK  这三个管脚里   TXCLK RXCLK 没有连到 FPGA的 专用时钟管脚上，只连到了普通io上， 结果FPGA代码编译的时候报错，调试过这个芯片的大佬给讲一下，这三个管脚千兆网时 是不是必须要连到FPGA专用时钟管脚上哦
--
FROM 120.245.45.*

可以手动指明这个信号就不走时钟管脚，好像叫clock dedicate route，性能会差点，但是否满足要求以实测为准。
【 在 zzlthuscu 的大作中提到: 】
: RTL8211EG 的三个时钟 TXCLK GTX_CLK  RXCLK  这三个管脚里   TXCLK RXCLK 没有连到 FPGA的 专用时钟管脚上，只连到了普通io上， 结果FPGA代码编译的时候报错，调试过这个芯片的大佬给讲一下，这三个管脚千兆网时 是不是必须要连到FPGA专用时钟管脚上哦
--
FROM 103.163.180.*

确认了 TX_CLK 即使不连全局时钟， 上位机也能正确收到数据。  txclk 和txd7:0    rxclk 和 rxd7：0 在 gmii接口  各组线要严格等长吗？  我查看一个FPGA开发板， 好像他们也没做等长， 附图是我自己的板子的， Tx和Rx 都做了等长， 但是Rx布线步的很绕 欢迎各位给宝贵建议

【 在 zzlthuscu 的大作中提到: 】
: 我测试了 从主机下发数据 FPGA 收不到数据， 同样的代码在开发板上能收到。  下午测试一下看看能否往主机上传数据
:


--
FROM 114.246.239.*

是的 就两个时钟管脚  rxclk 和gtx clk。 我之前rxclk是连到一个普通io上的 上位机能收到数据 但下发不了数据   现在我把rxclk飞线到 一个gclk上 能下发数据了 但是上位机又收不到数据了 。 通过chipscope 发现fpga给rtl8211的数据是正确的 ，怀疑txclk时钟有问题？  代码里 直接把rxclk给txclk的
【 在 jiu 的大作中提到: 】
:  
: 就两个时钟管脚呀。 GTX_CLK RXCLK，没有TXCLK呀。  
:
: 不走专用时钟管脚，只影响延时，没有大问题的。千兆网的时候，速率也就是125MHz。  
: --  
: 北京芯捷电子技术有限公司 QQ/Wechat: 31782195。  
:
: ff  
:
:

发自「今日水木 on iPhone 13 Pro Max」
--
FROM 120.244.24.*

现在可以了 把rxclk飞线到和rxdata 同一个bank上的gclk上  好像不同bank也不行 也没深究原因 反正能正常收发就可以了
【 在 jiu 的大作中提到: 】
:  
: GTX CLK和RX CLK在PHY的寄存器里面可以微调延时的。  
: 或者可以试着在FPGA里面延时1/4或者1/2周期，应该就可以了。  
: --  
: 北京芯捷电子技术有限公司 QQ/Wechat: 31782195。  
:
: ff  
:
:

发自「今日水木 on iPhone 13 Pro Max」
--
FROM 114.254.3.*