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- 主题:RTL8211EG 画板时 犯了一个错误
- RTL8211EG 的三个时钟 TXCLK GTX_CLK RXCLK 这三个管脚里 TXCLK RXCLK 没有连到 FPGA的 专用时钟管脚上，只连到了普通io上， 结果FPGA代码编译的时候报错，调试过这个芯片的大佬给讲一下，这三个管脚千兆网时 是不是必须要连到FPGA专用时钟管脚上哦
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FROM 120.245.45.* - T和R，应该只有FPGA接收的那个要时钟IO，发送的不要。
编译（自动布局布线）报错，FPGA能不能手动layout修一下，人工处理下这个时钟的走线，就像后端一样？
【 在 zzlthuscu 的大作中提到: 】
: RTL8211EG 的三个时钟 TXCLK GTX_CLK RXCLK 这三个管脚里 TXCLK RXCLK 没有连到 FPGA的 专用时钟管脚上，只连到了普通io上， 结果FPGA代码编译的时候报错，调试过这个芯片的大佬给讲一下，这三个管脚千兆网时 是不是必须要连到FPGA专用时钟管脚上哦
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FROM 183.192.28.* - 可以手动指明这个信号就不走时钟管脚，好像叫clock dedicate route，性能会差点，但是否满足要求以实测为准。
【 在 zzlthuscu 的大作中提到: 】
: RTL8211EG 的三个时钟 TXCLK GTX_CLK RXCLK 这三个管脚里 TXCLK RXCLK 没有连到 FPGA的 专用时钟管脚上，只连到了普通io上， 结果FPGA代码编译的时候报错，调试过这个芯片的大佬给讲一下，这三个管脚千兆网时 是不是必须要连到FPGA专用时钟管脚上哦
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FROM 103.163.180.* - 我测试了 从主机下发数据 FPGA 收不到数据， 同样的代码在开发板上能收到。 下午测试一下看看能否往主机上传数据
【 在 sxmman 的大作中提到: 】
: 可以手动指明这个信号就不走时钟管脚，好像叫clock dedicate route，性能会差点，但是否满足要求以实测为准。
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FROM 120.245.45.* - 确认了 TX_CLK 即使不连全局时钟， 上位机也能正确收到数据。 txclk 和txd7:0 rxclk 和 rxd7：0 在 gmii接口 各组线要严格等长吗？ 我查看一个FPGA开发板， 好像他们也没做等长， 附图是我自己的板子的， Tx和Rx 都做了等长， 但是Rx布线步的很绕 欢迎各位给宝贵建议
【 在 zzlthuscu 的大作中提到: 】
: 我测试了 从主机下发数据 FPGA 收不到数据， 同样的代码在开发板上能收到。 下午测试一下看看能否往主机上传数据
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FROM 114.246.239.* - 就两个时钟管脚呀。 GTX_CLK RXCLK，没有TXCLK呀。
不走专用时钟管脚，只影响延时，没有大问题的。千兆网的时候，速率也就是125MHz。
【 在 zzlthuscu 的大作中提到: 】
: RTL8211EG 的三个时钟 TXCLK GTX_CLK RXCLK 这三个管脚里 TXCLK RXCLK 没有连到 FPGA的 专用时钟管脚上，只连到了普通io上， 结果FPGA代码编译的时候报错，调试过这个芯片的大佬给讲一下，这三个管脚千兆网时 是不是必须要连到FPGA专用时钟管脚上哦
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FROM 120.245.134.*