电源不是我的专业领域，只是设计过一些低噪声的单板，查过一些资料 做过几次方案整改，有不专业的地方还是听做电源的专家的

“标准的电源测试限制带宽20Mhz” 20MHZ BW Limit这个说法只在纹波测试里有效，这涉及到ripple和noise这两个词在电源领域的特别定义，磁珠通常用来是对电源的emi noise进行抑制的，噪声频谱一般远高于20MHz

关于滤波这事儿很多人有个误区，认为套上系统函数选个截止频率设计个LC就能起到想要的效果，但是L和C都是储能器件，带外的能量是不会在L和C上消耗掉的，套方程设计滤波器有个前提是输入输出阻抗匹配，这些能量是要消耗在电阻上的，电源滤波一般不存在良好的阻抗匹配，所以没有能量消耗器件的话反而会在LC的谐振频率上放大噪声的幅度。

要在电源滤波器上增加能量损耗防止振荡，要么加大L的ESR，但是会增加直流损耗，要么增加C的ESR，但是会损失滤波效果，要么额外并联一颗高ESR的大电容，但是会增加成本和体积，要么计算谐振点避开噪声密集的频段，但是解决不了根本问题，而且这几个方案对高频段的寄生参数导致的谐振不是很好解决。这里磁珠的优点就出现了，磁珠的ESR随频率升高而升高，而且在很大的一个范围内磁珠的Q值极低，对直流损耗小，高频损耗大，有效避免了高频段的谐振现象又不怎么损失DC效率。当然一般1MHz一下磁珠Q仍然类似电感，还是需要别的手段抑制低频段的谐振，一般低频噪声不是特别多的话也可以不用管，按经验 常用的参数组合 低频谐振点大概在几k到几百k上，大概有10dBc以内的增益

“也就是说认为电源本身开关频率极其谐波导致的干扰也就是这个范围了，再高 的可以忽略不计的。这个范围不会有工程师选择磁珠代替电感的，实际中也确实没有见过用磁珠（不是铁氧体环）做板上电源的滤波的”

这个肯定不是的，纹波的频率限制在20MHz以内，是因为再高的通常就定义成噪声了，这两个东西成因不同，纹波是环路内LC储能-释放周期导致的，一般也就考虑到开关频率的几次谐波，20M带宽足以，但噪声不是。如果电源布局不太理想，寄生参数导致MOS开关噪声特别大，这个噪声频谱甚至能到几百MHz，而且能量特别高，时域上表现为尖刺脉冲。我之前做了一个小boost电路，输出噪声峰峰值甚至有20~30V，对这种高频干扰磁珠的吸收效果还是比较好的。当然最应该做的还是优化电源不要产生这么大的噪声

"这个应该在方法论上是没法准计算的"

理论上能大概估算一下，但是这东西不像信号滤波器要有精确的曲线，一般没那么讲究也不会备太多种类的物料，选个差不多场景的常用型号就行了，一顿计算猛如虎，结果……会被采购和库管打死【

【 在 HxSailor 的大作中提到: 】
: 你这个说法不怎么准确吧？ 我想楼主问的是在做新板子时候，芯片分多电源供电的时候，在芯片附近用fb+电容的方式进行滤波时候fb的选择方式。
: L一般做电源输出滤波，涵盖的高频范围其实很有限，标准的电源测试限制带宽20Mhz，也就是说认为电源本身开关频率极其谐波导致的干扰也就是这个范围了，再高 的可以忽略不计的。这个范围不会有工程师选择磁珠代替电感的，实际中也确实没有见过用磁珠（不是铁氧体环）做板上电源的滤波的。
: 芯片引脚输入处的滤波，更多考虑的可能是去除高频干扰的问题了，ADC/DAC以及一些无线收发器件还要显卡芯片这种典型的模数混合器件确实多件FB+电容的模式在靠近芯片电源侧滤波，主要去除的是几十兆到几百兆的传到干扰。这个应该在方法论上是没法准确计算的，除非这个芯片特性有非常确定的传导干扰点需要滤除，否则板子没做出来之前应该真的很难确定。
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