应该是单独的时钟源，比如晶振，通过1:x的buffer给adc，然后adc的clk给fpga来采
fpga输出的时钟质量都不太好
【 在 nddtl 的大作中提到: 】
: 标 题: 请问时钟相关问题
: 发信站: 水木社区 (Sat Jan 14 12:14:34 2023), 站内
:
: 现在需要对16个一样的芯片输入一个时钟信号和同步信号，目前由fpga产生这两个时钟信号和同步信号，用32个IO连接到这16个芯片上，中间有fpc连接器，线程总计小于30cm，时钟频率为15MHz左右，同步信号每128个时钟周期一个脉冲。现在时钟信号质量很差。目前是想fpga只输出1路时
: 雍屯叫藕牛ü齠pc连接器到目标板上再用时钟缓冲器输出16路时钟给每个芯片，请问这样对信号质量改善大吗？请推荐一个时钟缓冲器的芯片吧，查了一下，好像1：16的很少，只有1：8的，难道用2片1：8的，请大佬多多指教，谢谢！
: 注：fpga为zynq7020，芯片为ADC芯片，16个ADC同步采样，阵列信号处理相关内容。
: --
:
: ※ 来源:·水木社区
http://www.mysmth.net·[FROM: 101.204.110.*]
--
FROM 115.171.62.*