这类东西做起来没完没了。可以根据应用设计优化策略的组合。

【 在 philbloo 的大作中提到: 】
: 我跟你做的比较接近 我写的编译器的 target 是 verilog，但跟你的目的是一样的，尽量少的 memory port access ，最大的并行，编译中可能需要 schedule 。难度挺大，也比较有意思。难的点在于要做 trade off 的地方很多，比较容易做成玄学。用不用 SMT solver，在什么时候用，schedule 跟 coloring 是结合起来做还是分开做，coalescing 做到多激进，这些问题跟具体的应用关系很大，要做一个比较通用的后端优化不太现实。说实话做久了还是有点疲了。
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