- 主题:请教个时钟的基础问题
请问下用50M的时钟，分频得到100k的时钟。输出的时钟信号，100k的和50M的上升时间是一样呢？还是100k比50M的上升时间长呀？也就是这两者高低电平转换时间是不是一样？fpga时钟的上升和下降时间是由什么决定的？
为啥问这个问题，是发现分频得到的100k信号，拿示波器看居然在上下沿处有很大的振铃。
谢谢大家：）
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修改:Tomasden FROM 219.142.145.*
FROM 219.142.145.*
fpga产生的100k信号应该不是个低速信号，tr和tf应该是比较快的；至于和50M比，你要看50M是哪来的，如果是外部输入，那它的上升下降时间是由源头决定的。这二者之间谁快谁慢不一定
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FROM 106.121.158.*
fpga的tr和tf应该和fpga的工艺有关，手册中会有这些指标的
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FROM 106.121.158.*
感谢解答哈，我查了下，tr应该是ns量级的。有可能在设置中改变上升时间不？现在上升时间太快了。：）
【 在 zhang75xd 的大作中提到: 】
: fpga的tr和tf应该和fpga的工艺有关，手册中会有这些指标的
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FROM 219.142.145.*
你觉得呢？
外面挂个电容滤掉高频 就缓了
【 在 Tomasden () 的大作中提到: 】
: 感谢解答哈，我查了下，tr应该是ns量级的。有可能在设置中改变上升时间不？现在上升时间太快了。：）
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FROM 106.39.50.*
就算是随便找个74系列的逻辑芯片，它的tr也是ns的，现在的数字电路大多数都在几个ns这个档，你就是用74的d触发器做个分频它的沿也是这个档，不过应该会比fpga慢；fpga的输出的slew rate倒是有fast和slow之类的设置，不过这个区别我印象中没有在手册中看到直观的数据，改变输出的驱动能力可能也会带来一些改变；但这些在手册中好像没有详细的图表来讲解，所以效果多大我也不确定，需要你自己去测；
有点振铃其实很正常，非要去掉需要考虑信号完整性，就是阻抗匹配，最简单的就是输出端串个小电阻，有些fpga内部可配置加上这种电阻；估计你的电路走线也没做阻抗匹配，随便加点试试； 还有就是看来你对信号的沿可以放得很宽，那么可以在信号末端加rc滤波一类的。
【 在 Tomasden 的大作中提到: 】
: 感谢解答哈，我查了下，tr应该是ns量级的。有可能在设置中改变上升时间不？现在上升时间太快了。：）
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修改:zhang75xd FROM 106.121.138.*
FROM 106.121.138.*
非常感谢回复哈。:-)
clk信号是通过杜邦线连到另一个板子上，已经做好的现在还改不了。现在可能比较可行的，就是像您最后说的，做个rc滤波了。
【 在 zhang75xd 的大作中提到: 】
: 就算是随便找个74系列的逻辑芯片，它的tr也是ns的，现在的数字电路大多数都在几个ns这个档，你就是用74的d触发器做个分频它的沿也是这个档，不过应该会比fpga慢；fpga的输出的slew rate倒是有fast和slow之类的设置，不过这个区别我印象中没有在手册中看到直观的数据，改变输出的驱动能力可能也会带来一些改变；但这些在手册中好像没有详细的图表来讲解，所以效果多大我也不确定，需要你自己去测；
: 有点振铃其实很正常，非要去掉需要考虑信号完整性，就是阻抗匹配，最简单的就是输出端串个小电阻，有些fpga内部可配置加上这种电阻；估计你的电路走线也没做阻抗匹配，随便加点试试； 还有就是看来你对信号的沿可以放得很宽，那么可以在信号末端加rc滤波一类的。
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FROM 117.136.38.*