- 主题:请教大佬关于pcie链路link up失败的问题
不是V7和CPU之间通过PCIEx2连接吗？怎么又有PCIE连接器了？
可以看下硬件是不是加了AC耦合？CPU内部有没有集成耦合电容？
断开一路PCIE，看看PCIEx1是不是link up？
【 在 qic625 (ericle) 的大作中提到: 】
: 问题背景及现象：
: 1）由v7实现pcie x2,和cpu之间采用同源时钟(本板时钟芯片出2路100M差分时钟，分发给fpga板和cpu板)。故障板的电源、时钟初步测量都正常(还没详细测纹波)，且在pcie连接器处通过飞线方式，对故障板的pcie gt跑ibert测试也正常；cpu板在其他板子上测试也正常，就是和故
: 2）本次加工了2块板子，其中1块板子PCIE链路状态正常，访问无任何问题，但是另1块板子故障；对比了两个板子，没发现明显差异。
: ...................
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修改:jiu FROM 120.245.132.*
FROM 120.245.132.*
如果fpga或者cpu的PCIE默认是同步时钟的话，可以试着修改为异步。
同一个芯片出来的未必是同步的哦。
【 在 qic625 (ericle) 的大作中提到: 】
: 问题背景及现象：
: 1）由v7实现pcie x2,和cpu之间采用同源时钟(本板时钟芯片出2路100M差分时钟，分发给fpga板和cpu板)。故障板的电源、时钟初步测量都正常(还没详细测纹波)，且在pcie连接器处通过飞线方式，对故障板的pcie gt跑ibert测试也正常；cpu板在其他板子上测试也正常，就是和故
: 2）本次加工了2块板子，其中1块板子PCIE链路状态正常，访问无任何问题，但是另1块板子故障；对比了两个板子，没发现明显差异。
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FROM 120.245.132.*
您问题解决了吗？？
【 在 qic625 (ericle) 的大作中提到: 】
: 问题背景及现象：
: 1）由v7实现pcie x2,和cpu之间采用同源时钟(本板时钟芯片出2路100M差分时钟，分发给fpga板和cpu板)。故障板的电源、时钟初步测量都正常(还没详细测纹波)，且在pcie连接器处通过飞线方式，对故障板的pcie gt跑ibert测试也正常；cpu板在其他板子上测试也正常，就是和故
: 2）本次加工了2块板子，其中1块板子PCIE链路状态正常，访问无任何问题，但是另1块板子故障；对比了两个板子，没发现明显差异。
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