- 主题:route延时大怎么办?
vivado,
v7的片子,
工作时钟不高就125M,
就是通道数多一些,十几路。
逻辑级数只有1,
可route的延时占了95%,
导致slack很小。
代码没什么太多可改的,
就是滤波器的ip加上ram的ip,
滤波器阶数一般,而且已经拆成并行的小的了,
ram深度有点大,
设了一些route的选项也不好使,
怎么搞啊?
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修改:jlqsczw2007 FROM 106.121.71.*
FROM 106.121.71.*
资源用的比较满?如果每个通道是独立工作的话,可以尝试区域约束分开来
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FROM 221.12.3.*
ram地址数据口位宽改小?分成小块的来。或者中间加两级寄存器?
我们有个项目就是ps和pl之间用RAM交换数据时序过不去。
【 在 jlqsczw2007 的大作中提到: 】
: vivado,
: v7的片子,
: 工作时钟不高就125M,
: ...................
--来自微水木3.5.8
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FROM 223.104.251.*
是不是ram用的太分散了,十几路数据访问ram的路径长短不一,中间多插几拍pipeline试一下吧。ram输入输出也reg一下。
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FROM 123.58.117.*
资源没超过50%,
ram深度比较大,15000,
怎么加区域约束合适?
【 在 hejianping 的大作中提到: 】
: 资源用的比较满?如果每个通道是独立工作的话,可以尝试区域约束分开来
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修改:jlqsczw2007 FROM 106.121.132.*
FROM 106.121.132.*
位宽改不小了,
改小了时钟频率就要提高,一样的事。
输出两级寄存器一开始就有。
分成小块怎么写好?感觉不好写啊
【 在 imlaohe 的大作中提到: 】
: ram地址数据口位宽改小?分成小块的来。或者中间加两级寄存器?
: 我们有个项目就是ps和pl之间用RAM交换数据时序过不去。
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FROM 106.121.132.*
ram 拆开吧
流水搞
ram 出口一定要多级ff
不然ram到lut的延迟够你喝一壶
【 在 jlqsczw2007 的大作中提到: 】
: 资源没超过50%,
: ram深度比较大,15000,
: 怎么加区域约束合适?
: ...................
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FROM 114.93.79.*
查一查哪些走线延迟大,看看这些走线在fpga内部是怎么走的。自动布局布线有些时候、有些地方就是很不合理,需要手动调。
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FROM 103.90.191.*
ram太深了,放一排挡住布线了,ram弄浅点,分拆成一部分分布式ram,一部分使用bram.
【 在 jlqsczw2007 的大作中提到: 】
: vivado,
: v7的片子,
: 工作时钟不高就125M,
: ...................
--来自微水木3.5.5
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FROM 221.222.21.*
vivado现在都不提倡手动布局布线,大概率比工具给的结果要差
【 在 jaralist 的大作中提到: 】
: 查一查哪些走线延迟大,看看这些走线在fpga内部是怎么走的。自动布局布线有些时候、有些地方就是很不合理,需要手动调。
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FROM 210.13.81.*