- 主题:请家X家FPGA布线问题
V7-980，lut用48%，其他各种资源很少，但是就是布线不通过，说拥堵指数6。查网上说lut超50%可能布不下，不知道为什么？50%都布不下，还要多余的50%干什么呢？
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FROM 114.249.152.*
大家都冬眠了：?
【 在 canoeheu 的大作中提到: 】
: V7-980，lut用48%，其他各种资源很少，但是就是布线不通过，说拥堵指数6。查网上说lut超50%可能布不下，不知道为什么？50%都布不下，还要多余的50%干什么呢？
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FROM 114.249.152.*
牛！A家经常用到95%以上，x家不知道为啥，总感觉布线以及资源利用不如A家
【 在 sandy1985 的大作中提到: 】
: 板上大神曾经把资源用到90%几
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FROM 114.249.152.*
我们就1-2个时钟域
【 在 sandy1985 的大作中提到: 】
: 用到95%很牛啊
: 基本上时钟资源用满了吧
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FROM 114.249.152.*
也是，我们以前100M以下，现在要到将近200M
【 在 LJT12345 的大作中提到: 】
: 抛去时钟因素，谈用到百分之多少没意义，你把频率降到50M，自然可能用到百分之90
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FROM 124.64.19.*
bram dsp也就不到5%
【 在 BourneJason 的大作中提到: 】
: 不要光看lut，BRAM，DSP用得多的话也会影响布线
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FROM 114.249.152.*
架构算法用的X家自己白皮书里的架构
【 在 linuxlee 的大作中提到: 】
: 这种情况一般就是逻辑架构设计不合理，或者是一些关键路径上的写法不对。 你可以先试试删除所有debug信号，看看能不能编译过去
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FROM 124.64.19.*
问题解决了，换了更新版本的软件，换了计算能力更强内存更多的计算机，顺带优化一下fft中乘法实现形式(指定dsp模块)，以前默认用逻辑实现，大概省了5%不到的lut。我认为主要因素还是版本太低导致的。
【 在 linuxlee 的大作中提到: 】
: 你误解我意思了。我们曾经碰到过一个项目，4×12lane数据的收发，我们用sv的语言才开始将所有数据定义在一起，后来发现程序加到一定的程度在布线阶段经常出现拥塞，编不过去。后来偶然将这4×12lane的数据变成12lane一个模块，然后在外层在调用4次，从问题不再。除此而外还需要注意bram的宽度，以及有没有扇出特别大的信号，有没有可能加到全局时钟网络上。还有需要注意约束，x家有的软核，里面约束不够。这些事我们碰到的问题，需要一点点的去试
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FROM 114.249.152.*
把ram模型用更小的模块组合起来，而不是直接全申明成1个大ram？
【 在 jlqsczw2007 的大作中提到: 】
: 我的bram宽度就是64，深度15000左右，
: 也降不下来了，
: 而且十几个通道，
: ...................
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FROM 114.249.152.*
试过，老版就是编8个小时，最后报错
【 在 BourneJason 的大作中提到: 】
: 不如你用新版本工具，把乘法继续用lut实现试试？可能乘法器这个是关键
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FROM 223.104.44.*