- 主题:【求助】Intel FPGA 芯片工具链有偿协助
Intel Arrial 10, 我们这边遇到的问题是没法用signaltap进行调试，抓出来的信号线都是乱的。有没有哪位刚好用过咨询指导一下，或者线下协助调试，待遇可以面谈。微信 qfstriker18
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修改:striker18 FROM 43.224.44.*
FROM 43.224.44.*
加信号的时候Filter选成“SignalTap:pre-synthesis”是不是就行了
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FROM 123.150.10.*
【 在 gahang 的大作中提到: 】
: 加信号的时候Filter选成“SignalTap:pre-synthesis”是不是就行了
谢谢，我们试过好像还是不行。
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FROM 43.224.44.*
挺奇怪的现象，还真没遇到过这种问题
【 在 striker18 的大作中提到: 】
: Intel Arrial 10, 我们这边遇到的问题是没法用signaltap进行调试，抓出来的信号线都是乱的。有没有哪位刚好用过咨询指导一下，或者线下协助调试，待遇可以面谈。微信 qfstriker18
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发自「今日水木 on TAS-AL00」
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FROM 221.223.41.*
哦好像还真遇到过，你试试重建工程，新建stp文件再手工加入信号看看
【 在 striker18 的大作中提到: 】
: 谢谢，我们试过好像还是不行。
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发自「今日水木 on TAS-AL00」
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FROM 221.223.41.*
我遇到的这种现象分析原因好像是stp实际和sof不一致，抓到的不是你设计的信号，记得好像是旧版工程用新版quartus打开时遇到的问题
【 在 gahang 的大作中提到: 】
: 加信号的时候Filter选成“SignalTap:pre-synthesis”是不是就行了
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发自「今日水木 on TAS-AL00」
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FROM 221.223.41.*
不要单纯在工具上下功夫，代码上最好有调试接口，方便信号暴露。抓取的时钟也要仔细设置。如果真的抓的是“乱的”，万一信号真就是乱的呢？
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FROM 125.33.83.*
尝试把你认为不合逻辑的信号，拉到电路板的端口上用示波器看看，也许就是你本身设计的问题。
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FROM 114.88.130.*
时钟选的对不对，是不是一直有，频率够不够高，别用门控的，时序是不是收敛了。a10的stp和其他的没什么区别，和什么器件关系不大
【 在 striker18 的大作中提到: 】
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: Intel Arrial 10, 我们这边遇到的问题是没法用signaltap进行调试，抓出来的信号线都是乱的。有没有哪位刚好用过咨询指导一下，或者线下协助调试，待遇可以面谈。微信 qfstriker18
#发自zSMTH@NOH-AN00
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FROM 183.195.102.*