- 主题:[求助]verilog源码如何扰乱信号名?
网表提取也是一样的
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FROM 144.172.68.*
那你直接加密不行吗?
一样不影响仿真啊
【 在 ttaudi 的大作中提到: 】
: 网表不统一啊,比如我有一些代码不想给人看,如果编成网表,就得分成xilinx、intel专用了,使用人遇到网表问题还得支持。
: 信号扰码是比较好的解决方案,扰码后的rtl代码即能仿真又不用去适配各家EDA软件。
: 反正目的保护一下辛辛苦苦写出来的代码。
: ...................
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FROM 192.102.204.*
有ieee标准的
可以查一下
【 在 ttaudi 的大作中提到: 】
: 但是目前的加密好像各家不通用啊,比如vcs的源码加密方法,放到国产FPGA软件上就不行了
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FROM 192.102.204.*