- 主题:[求助]verilog源码如何扰乱信号名？
最近看到有人的源码里信号名全都是杂乱无章，看不出意义，请问这种是怎么实现的呢？是否可以恢复？
扰乱信号的源码：
wire [7:0] t6_out1_8;
reg [7:0] t1_out1_9;
wire signed [8:0] t2_26;
wire signed [8:0] t2_27;
wire signed [8:0] t2_out1_9;
reg signed [8:0] t8_out1_10;
reg [7:0] t7_out1_10;
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FROM 113.88.170.*
多谢，没有梯子，先bing搜一下。
【 在 meanttobe 的大作中提到: 】
: 关键词 code obfuscation，verilog
: 自己google一下
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FROM 113.88.170.*
是不是bison这类软件，会不会很难啊，搞定了是不是可以转行了？
【 在 Qlala 的大作中提到: 】
: 有一些开源的词法解析工具
: 提取出来信号名就可以随便玩了
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FROM 113.88.170.*
多谢，目前对simulink不熟，请问有没有类似的例子可供参考，我下个matlab试一吧。
【 在 jumbonb 的大作中提到: 】
: 这是用simulink搭建的模型自动吐出来的rtl，原始设计是图形化搭建的模块，无法从rtl推回去。看代码很难理解其设计原理，但是看图就一目了然
: 发自「今日水木 on CLT-AL00」
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FROM 113.88.170.*
网表不统一啊，比如我有一些代码不想给人看，如果编成网表，就得分成xilinx、intel专用了，使用人遇到网表问题还得支持。
信号扰码是比较好的解决方案，扰码后的rtl代码即能仿真又不用去适配各家EDA软件。
反正目的保护一下辛辛苦苦写出来的代码。
【 在 roc2007 的大作中提到: 】
: 网表提取也是一样的
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FROM 113.88.170.*
但是目前的加密好像各家不通用啊，比如vcs的源码加密方法，放到国产FPGA软件上就不行了
【 在 roc2007 的大作中提到: 】
: 那你直接加密不行吗？
: 一样不影响仿真啊
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FROM 113.88.168.*
gtech是哪种网表？所有的EDA软件都支持吗？
【 在 lobachevsky 的大作中提到: 】
: 可以综合成gtech的网表
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FROM 113.88.168.*
混淆都搞不定了。。。
还是老老实实用FPGA搬砖
【 在 Qlala 的大作中提到: 】
: 这个..
: 你要是能搞定反混淆 可以转行
: 只是搞定混淆 啥也不算啊
: ...................
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FROM 113.88.168.*
有办法读综合工具内存吗？这个搞定是不是可以得到很多源码了
【 在 Qlala 的大作中提到: 】
: 加密会被破解的..
: 综合工具内存里都是解密的源码
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FROM 113.88.168.*
在用国产的fpga，问了说不支持。。。
【 在 roc2007 的大作中提到: 】
: 有ieee标准的
: 可以查一下
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FROM 113.88.168.*