一个模块，输入为一个高速时钟（100MHz），一个低速时钟（100M分频的1MHz），一个8bit数据输入，一个写使能wren，模块内部有个fifo。
现在要把这个模块例化100次，通过控制100个写使能信号，将8bit数据流写入不同的模块。高速时钟、低速时钟和8bit数据都是公共的。
请教一下，高速时钟、低速时钟、8bit数据应该怎么处理比较好，才保证系统稳定可靠？
1. 目前想的是低速时钟和数据用寄存器复制，多复制几级。高速时钟怎么办，加个clock wizard，输出多个200M吗？这样做有什么问题吗，有没有更好方案？
2. 可以使用MAX_FANOUT约束，K7的芯片，这个数值设置多大合适？
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修改:liudali FROM 111.33.228.*
FROM 111.33.228.*

这玩意就是试一下的事，你先写出来跑synthesis和P&R看一下，看看有没有timing问题就行了，vivado有个傻瓜的选项，综合策略选performance或者area，工具能自动帮你看fanout。
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FROM 61.135.194.*

谢谢
【 在 richardR 的大作中提到: 】
: 这玩意就是试一下的事，你先写出来跑synthesis和P&R看一下，看看有没有timing问题就行了，vivado有个傻瓜的选项，综合策略选performance或者area，工具能自动帮你看fanout。
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