时钟输出用oddr大法

【 在 lalala123123 的大作中提到: 】
: 目前在用xilinx的ISE进行FPGA开发时，遇到一个时序约束的问题。
: FPGA输出差分时钟和12路差分数据，给其他设备，但是由于时钟与数据相对位置没有控制好，导致建立时间或保持时间不满足，从设备获取数据出现错误。
: 为了让FPGA输出的时钟和数据满足建立时间和保持时间要求，我尝试进行源同步输出约束，但是经过研究，发现ISE的OFFSET OUT，是针对输出信号相对FPGA的输入时钟的延时约束，而且只能设置一个延时值，表面在输入时钟上升沿后，在该延时值前，输出信号有效。而其实我们并不关心输出信号相对于输入时钟，只关心输出信号相对于输出时钟。
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FROM 61.48.133.*