请教关于xilinx的FPGA源同步输出设置约束的办法，急急急！！！

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主题:请教关于xilinx的FPGA源同步输出设置约束的办法，急急急！！！
2楼|hcliang|2024-07-27 10:42:47|展开
直接产生一个和输出时钟同频不同相的时钟，用于输出差分时钟就行了。相位就按照你需要的建立保持时间算出即可
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