- 主题:register异步reset问题求教
register的异步reset，在verilog敏感信号中一般写成 negedge reset_n，但是在foundary给的datasheet中异步reset是电平有效而不是边沿有效的。
这样仿真可能会有问题，如果reset_n从一上电开始就是低电平的，就可能导致register没有被reset，这个问题大家一般怎么解？
真实电路中的异步reset是边沿触发的还是电平触发的？
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修改:flyskyseu FROM 221.224.87.*
FROM 221.224.87.*
datasheet 有的时候是错的，尤其是smic...
verilog model 通常是对的，仿一下吧
【 在 flyskyseu 的大作中提到: 】
: register的异步reset，在verilog敏感信号中一般写成 negedge reset_n，但是在foundary给的datasheet中异步reset是电平有效而不是边沿有效的。
: 这样仿真可能会有问题，如果reset_n从一上电开始就是低电平的，就可能导致register没有被reset，这个问题大家一般怎么解？
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FROM 180.175.181.*
刚好相反，对rstn而言，datasheet是对的，
从实际的大部分的dff电路看，rstn就是电平有效，异步复位，同步解复位，
如果真的是边沿有效的话，POR上电过程中只有一个上升沿，怎么复位啊？
【 在 attle (花有重开日 人无再少年) 的大作中提到: 】
: datasheet 有的时候是错的，尤其是smic...
: verilog model 通常是对的，仿一下吧
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FROM 171.88.141.*
那真实电路中的异步reset是边沿触发的还是电平触发的？
【 在 attle 的大作中提到: 】
: datasheet 有的时候是错的，尤其是smic...
: verilog model 通常是对的，仿一下吧
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FROM 221.224.87.*
那仿真register没有被reset的问题怎么解？
【 在 ericking0 的大作中提到: 】
: 刚好相反，对rstn而言，datasheet是对的，
: 从实际的大部分的dff电路看，rstn就是电平有效，异步复位，同步解复位，
: 如果真的是边沿有效的话，POR上电过程中只有一个上升沿，怎么复位啊？
: ...................
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FROM 221.224.87.*
我做模拟的野路子，顺手写一些通路滤波器和模拟电路的控制状态机；
我当时问了一圈没问到啥办法，就自己在前面加了一个rstn的pulse来复位的；
对我仿真没啥影响
【 在 flyskyseu (flyskyseu) 的大作中提到: 】
: 那仿真register没有被reset的问题怎么解？
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FROM 171.88.141.*
仿真器一般没这问题，都是电平reset的，并不是你猜的这样
【 在 flyskyseu (flyskyseu) 的大作中提到: 】
: 那仿真register没有被reset的问题怎么解？
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FROM 221.239.0.*
现在就是vcs 2016看到这样的问题
【 在 PrimeTime 的大作中提到: 】：
仿真器一般没这问题，都是电平reset的，并不是你猜的这样
【 在 flyskyseu (flyskyseu) 的大作中
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FROM 49.92.145.*
实在不行在一开始force一个pulse
【 在 ericking0 的大作中提到: 】：
我做模拟的野路子，顺手写一些通路滤波器和模拟电路的控制状态机；
我当时问了一圈没问到啥办法，就自己在前面加了一个rstn
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FROM 49.92.145.*
仿真的时候自己做一个下降沿
【 在 flyskyseu 的大作中提到: 】
: register的异步reset，在verilog敏感信号中一般写成 negedge reset_n，但是在foundary给的datasheet中异步reset是电平有效而不是边沿有效的。
: 这样仿真可能会有问题，如果reset_n从一上电开始就是低电平的，就可能导致register没有被reset，这个问题大家一般怎么解？
: 真实电路中的异步reset是边沿触发的还是电平触发的？
: ...................
--来自微水木3.5.1
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FROM 202.166.141.*