你仿真代码没看全吧。
negedge reset_n or posedge clock 的always block里面第一句通常都是if(!reset_n) .....
通常情况下，即便没有复位的下降沿，复位回到高电平之前都会有时钟，然后上面的那个if就会起作用……
【 在 flyskyseu (flyskyseu) 的大作中提到: 】
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: register的异步reset，在verilog敏感信号中一般写成 negedge reset_n，但是在foundary给的datasheet中异步reset是电平有效而不是边沿有效的。
: 这样仿真可能会有问题，如果reset_n从一上电开始就是低电平的，就可能导致register没有被reset，这个问题大家一般怎么解？
: 真实电路中的异步reset是边沿触发的还是电平触发的？
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