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专注半导体的猎头公司，手上有数十家公司的数字设计、验证、模拟设计、版图、soc架构、数字后端等职位

字数受限，不一一列举

薪资视职位、公司而定 ， 某些公司薪资可以open

公司类型有大厂、明星创业公司、创业公司、C轮以上融资公司、研究所


以下包括多家公司的职位，至少需要3年以上经验

资深后端工程师
工作职责
1. asic IC 设计芯片后端工程师从RTL到GDSII；
2. 具备完整的芯片Tapeout经验，后端布局规划（模块级或全芯片级）；
3. 熟悉STA静态时序分析及低功耗设计与分析；
4. 物理验证能力LVS/DRC/ERC/LVL/RTO/ANT/LUP；
5. 布局布线，电源网络设计，时序收敛，功耗分析，物理验证等，掌握其中一个或多个技能。
工作要求
1. 本科学位，微电子，计算机相关专业，超过5年以上的芯片后端实践经验；
2. 具备熟练的脚本技能（比如TCL，Perl，Python，及后端设计flow）；
3. 熟练 P&R后端工具12 / 7nm工艺节点，从Netlist到GDSII的整个后端流程的经验（Floorplaning, Power，Planning, Placement & Optimization, CTS，Routing，ECO，RC/Spef，STA）；
4. 熟悉关于OCV，LVF，MM/MC 优化和多功率设计的工作知识；
5. 了解cpu，DDR，Clock Structure，及基本数字逻辑；


后端工程师（PR,SAT)
Description:
1. Responsible for the development and support of customer based design form netlist to GDS tape out;
2. Responsible for VLSI chip floor plan;
3. Responsible for CTS, Power plan, Placement & Routing, SPF extraction;
4. Responsible for whole chip DRC/LVS, and GDS tape out.

Qualification:
1. 3+ years of experience and minimum of BS in EE or equivalent; MS is a plus. Experienced in one of the major P&R (Place & Route) tool suites (Cadence, Synopsys, Mentor, or Magma);
2. Background in timing closure and signoff (PrimeTime experience);
3. Scripting expertise (Perl, Tcl, or Python) a strong plus;
4. Actual chip tapeout experience on a recent technology node (65nm or below) a strong plus.


资深后端工程师
(一) 任职资格
1. 微电子或电子工程专业硕士以上学历，8 年以上工作经验；
2. 熟悉 APR 物理设计的基本思路和方法；
3. 具有 22/28nm IOT 或 AP 类 SOC 相关经验。
(二) 岗位职责：负责数字后端设计开发工作，独立承担 Netlist 到数字电路 Tape-out 全流程。


后端工程师
Responsibilities：
1. Responsible for the design physical implementation from netlist to GDS tape out including:
2. ChipBlock floorplan;
3. CTS Power plan Placement Routing SPF extraction;
4. DRCLVS and GDS tape out.
Requirements:
1. 2-5 years of experience and minimum of BS in EE or equivalent; MS a plus. Experienced in one of the major PR (Place Route) tool suites (Cadence Synopsys);
2. Background in timing closure and signoff (PrimeTime experience);
3. Scripting expertise (Perl Tcl or Python) a strong plus;
4. Actual chip tapeout experience on a recent technology node (40nm or below) a strong plus.


数字后端技术专家/资深工程师
岗位职责：负责上海分公司ASIC/SoC产品后端设计相关工作：
1、搭建综合平台，制定时序收敛相关流程及标准。
2、负责全芯片的时序约束，综合，STA，FV，timing fix工作。
3、与物理设计和前端团队协作，完成时序收敛及综合网表提交工作。
4、辅助DFT工程师，完成DFT网表提交工作。
5、 负责数模混合IP及数字标准单元IP的时序建模工作。
任职要求：
1、 微电子/通信/计算机等相关专业，本科及以上学历。
2、3年以上大型SOC后端工作经验，至少在40nm及以下的工艺节点有2款芯片的成功tapeout经验，具备数模混合芯片SOC顶层的后端时序分析经验更佳。
3、精通STA Flow和Formal Flow，熟悉Synopsys/Cadence等公司专业的综合、STA工具，并熟练掌握UNIX/LINUX操作系统及Perl/Tcl等脚本语言。
4、了解SOC前后端设计流程，具有丰富的综合、STA和timing fix经验。
5、了解DFT Flow或者物理设计更佳。

后端设计工程师
职责：
1.负责芯片项目从netlist到GDSII的后端物理实现，将NETLIST通过后端流程输出GDSII文件；
2. 实施后端设计工作的PnR流程，包括Floorplan、Power、Place、CTS、Route等；
3. 完成IP相关的Custom Route以及封装相关的BUMP Design and Routing;
4. 完成SOC项目的sta时序收敛和检查；
5. 实施完成芯片sign-off的其它验证工作，包括IR Drop、Formal、Low Power Check 、Physical Verification(DRC、LVS)等 ；

要求：
1.学历及专业；本科及以上，电子信息相关专业；
2. 拥有2～3年数字后端设计及实现经验者优先；
3. 拥有低功耗项目设计经验者优先；

后端sta
Responsibilities：
1. Responsible for the RTL synthesis, SDC/UPF(CPF) analysis, Formal check, including:
-RTL synthesis for BLK and chip level;
- SDC analysis/check with FE engineer;
- Low power architecture analysis and check with UPF or CPF;
- Formal check for RTL to netlist and netlist to netlist of PR different stage;
-STA and timing fix with PR engineer for BLK or chip level timing closure;

Requirements:
1.>5 years of experience and minimum of BS in EE or equivalent; MS a plus. Experienced in one of the major SYN/STA/Lowpower tool suites (Cadence, Synopsys);
2. Experience with mAInstream SOC architecture (arm based, GPU, VPU, DDR …);
3. Scripting expertise (Perl, Tcl) a strong plus;
4. Actual complex SOC tapeout experience on a recent technology node (28nm or below) a strong plus.




后端实现
岗位职责：
1.提供ASIC设计（PD or DFT）或工艺方案；
2.负责芯片后端平台建设，提高效率；
3.负责实施从netlist到GDS2的所有物理设计；或负责芯片DFT/DFD等可测性设计方案制定、设计实现，仿真验证，STA时序分析，ATE测试向量交付等。
4.针对不同工艺，评估并确定流片Sign-Off 标准；
5.参与分析和优化产品PPA（Power/Performance/Area）。

任职要求：
1.3年以上芯片行业后端领域工作背景，了解芯片行业后端技术发展趋势；
2.熟练掌握后端物理设计流程，熟练使用数字芯片物理设计/验证工具；
3.熟悉IC DFT或IC逻辑设计流程，熟练使用 Synopsys ,Cadence或 Mentor 的相关工具；
4.具备ASIC设计相关的知识和能力，对新工艺有一定了解；
5.具有28nm及以下制程的相关经验者优先。
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