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主题:verilog激励中,这两种赋值怎么不同?
3楼
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ICdesignSOC
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2021-01-12 22:23:34
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<= 后面可以加#时间,其他不可以
这样就能比较容易的分辨状态了
这种写法,换个tool,可能解析结果都有区别
【 在 Schrooman 的大作中提到: 】
: 没看懂呢,
: data_in和data_out在代码里面用的都是<=,只是激励里面给data_in赋值的方式不一样。
: 激励里给data_in用了阻塞和非阻塞,怎么会影响到data_out了?
: ....................
--
FROM 111.201.155.*
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