Verilog是硬件描述语言 写代码的时候脑子里要有硬件才行
激励一是一个flip flop. Delta cycle后更新dataout;
激励二是两个flipflop，自然差一拍更新。
【 在 Schrooman 的大作中提到: 】
: 代码是这样：
: always @(posedge clk or negedge rst_n)
: if (!rst_n)
: ....................
- 来自「最水木 for iPhone 11」
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