首先，上升沿下降沿混用会给前端设计带来很大的混乱（是指人脑混乱，问题复杂化了，本来只考虑算法的，现在要同时考虑时序），一般在非必需情况下都是用一个沿的
其次，你插入一个下降沿的寄存器的确可以修正hold，但是寄存器的规模应该比delaycell大很多，还要连时钟和复位，增加布线复杂度。而且作为前端设计，还得想着这是不是一条足够短的路径。反正我没看到有什么好处。
一般设计中，时钟树都是对齐的，插delaycell也插不了多少，没多少资源。而且机器可以自动插，你说的插寄存器却需要人工插
【 在 Xaoyao 的大作中提到: 】
: \[累计积分奖励: 100/0\] 一般设计都是上升沿触发器
: 但对于某些流水线设计，信号会被连续打很多拍，中间只有触发器，没有任何逻辑
: 这样的设计，在后端需要插入大量的delay cell来修hold
:
: 针对这个问题，有个方案，是把流水线的奇数拍用上升沿触发器，偶数拍用
: ..................
发自「今日水木 on CLT-AL00」
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