最成熟的开源Verilog模拟器Verilator还不算完善，有一个结合了UHDM/Surelog的Verilator fork，可能支持的功能多一点。主要的问题是System Verilog的特性支持不全，而且没UVM支持。

【 在 asic123 (asic123) 的大作中提到: 】
: verilog simulator 不是有开源的吗...
: EDA难得是后端工具把，DC/PR/STA...
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