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主题:请教个问题,在无时钟的情况下,电路复位是否依赖reset信号的下
3楼
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diploma
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2022-01-13 15:26:44
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是的这个描述verilog没有vhdl准确。
【 在 atlandis 的大作中提到: 】
: 所以always里的reset虽然用的negedge, 但实际上是电平触发?
:
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