其实我觉得最好是转成最基本的可综合Verilog，乱七八糟的东西全部展开。高级功能这个语言本身已经提供了。
【 在 lokta 的大作中提到: 】
: 转HDL,看样子不太可能直接出综合.
: 目前看上去对一些数据流设计有优势
: 而且做验证也还不错.
: ...................
--
FROM 124.74.246.*