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RaZRo (RaZRo) 于 (Tue Aug 16 20:16:50 2022) 提到:
都是禁运EDA和制造，chiplet没有解决问题吧
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JavaGuyHan (苔丝狄梦娜之吻) 于 (Wed Aug 17 11:24:15 2022) 提到:
在没有euv和先进eda工具可用情形下，通过16~10nm主芯片+多个传统平面工艺的附属芯片进行多层堆叠，是否能达到5nm soc的整体ppay性能，目前看部分可行，需要继续摸索，不宜扩大宣传。
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JavaGuyHan (苔丝狄梦娜之吻) 于 (Wed Aug 17 11:32:34 2022) 提到:
美帝其实对能否在IC卡住中国并没把握，它挺慌的，摩尔定律在放缓，如何继续延续它是有多条可能的路径的，芯粒是概率比较大的一条路。
【 在 RaZRo 的大作中提到: 】
: 都是禁运EDA和制造，chiplet没有解决问题吧
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sun15 (天天猜猜) 于 (Wed Aug 17 12:58:02 2022) 提到:
压根不可能吧，目前用chiplet堆就是为了降低成本提高良率，不是考虑的ppa。14nm堆叠达到7nmppa，能怎么做到。。
【 在 JavaGuyHan 的大作中提到: 】
: 在没有euv和先进eda工具可用情形下，通过16~10nm主芯片+多个传统平面工艺的附属芯片进行多层堆叠，是否能达到5nm soc的整体ppay性能，目前看部分可行，需要继续摸索，不宜扩大宣传。
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lxku (lxk) 于 (Wed Aug 17 13:34:12 2022) 提到:
不可行，你这是想误导中国发展方向，要中国去爬错误的科技树。
【 在 JavaGuyHan 的大作中提到: 】
: 在没有euv和先进eda工具可用情形下，通过16~10nm主芯片+多个传统平面工艺的附属芯片进行多层堆叠，是否能达到5nm soc的整体ppay性能，目前看部分可行，需要继续摸索，不宜扩大宣传。
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eefaquir (行者) 于 (Wed Aug 17 15:01:17 2022) 提到:
chiplet主要是节省成本，技术难度弱于高制程工艺
TSMC有co-wos，英特尔也有自己的chiplet技术，对棒子的三星来讲应该也不是什么难事
但是目前能够商用的chiplet技术国内厂商是不是也没掌握？
【 在 RaZRo 的大作中提到: 】
: 都是禁运EDA和制造，chiplet没有解决问题吧
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ds9 (九变) 于 (Wed Aug 17 17:47:28 2022) 提到:
楼上说的是ppay，不是ppa。多一个y就是良率。
【 在 sun15 的大作中提到: 】
: 压根不可能吧，目前用chiplet堆就是为了降低成本提高良率，不是考虑的ppa。14nm堆叠达到7nmppa，能怎么做到。。
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JavaGuyHan (苔丝狄梦娜之吻) 于 (Thu Aug 18 08:14:58 2022) 提到:
目前≠以后
【 在 sun15 的大作中提到: 】
: 压根不可能吧，目前用chiplet堆就是为了降低成本提高良率，不是考虑的ppa。14nm堆叠达到7nmppa，能怎么做到。。
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sun15 (天天猜猜) 于 (Thu Aug 18 10:28:45 2022) 提到:
以后也不可能
【 在 JavaGuyHan 的大作中提到: 】
: 目前≠以后
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sun15 (天天猜猜) 于 (Thu Aug 18 10:27:44 2022) 提到:
以后也不可能14nm的chiplet能比上7nm
【 在 JavaGuyHan 的大作中提到: 】
: 目前≠以后
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JavaGuyHan (苔丝狄梦娜之吻) 于 (Thu Aug 18 14:18:30 2022) 提到:
1.芯粒的初衷的确是为了降成本和分摊良率风险，如果不是因为zz因素的确大家不会对他报更高的关注
2.用N代工艺通过堆叠达到或至少接近n+1/n+2代soc平均性能从技术上并非完全不可实现，至少在非手持产品的场合，比如超算，数据中心，基站，新能源车载芯片等。举个例子，限制超算系统有效算力提升的目前已经并不是cpu本身主频，而是内存墙。Chiplet，比如现在的2.5D hbm3架构，将来的真3d架构乃至硅光IC架构，是目前所能看到的有望解决异构计算加速的最有效工艺途径。
【 在 sun15 的大作中提到: 】
: 压根不可能吧，目前用chiplet堆就是为了降低成本提高良率，不是考虑的ppa。14nm堆叠达到7nmppa，能怎么做到。。
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sun15 (天天猜猜) 于 (Thu Aug 18 15:18:13 2022) 提到:
你举的例子不能证明“用N代工艺通过堆叠达到或至少接近n+1/n+2代soc平均性能”啊，我N+1代SoC就不能用3D封装HBM硅光了吗？也能用吧，那你不还是赶不上？
因为这技术就不是用来解决你说的这问题的
【 在 JavaGuyHan 的大作中提到: 】
: 1.芯粒的初衷的确是为了降成本和分摊良率风险，如果不是因为zz因素的确大家不会对他报更高的关注
: 2.用N代工艺通过堆叠达到或至少接近n+1/n+2代soc平均性能从技术上并非完全不可实现，至少在非手持产品的场合，比如超算，数据中心，基站，新能源车载芯片等。举个例子，限制超算系统有效算力提升的目前已经并不是cpu本身主频，而是内存墙。Chiplet，比如现在的2.5D hbm3架构，将来的真3d架构乃至硅光IC架构，是目前所能看到的有望解决异构计算加速的最有效工艺途径。
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BJQ1D863 (BJQ1D863) 于 (Fri Aug 19 11:29:02 2022) 提到:
眼下bottleneck在中短期内压根无法制造7以下的IC，更远的先不要想，chiplet主要为了缓解这个问题，争取足够的战略窗口期，在这个窗口期内照样要努力突破EUV和先进制程eda的问题。
【 在 sun15 的大作中提到: 】
: 你举的例子不能证明“用N代工艺通过堆叠达到或至少接近n+1/n+2代soc平均性能”啊，我N+1代SoC就不能用3D封装HBM硅光了吗？也能用吧，那你不还是赶不上？
: 因为这技术就不是用来解决你说的这问题的
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PrimeTime (static timing analysis) 于 (Fri Aug 19 11:47:34 2022) 提到:
chiplet能缓解这个问题么？
我理解chiplet核心还是要一个先进工艺的，配合一些老工艺的die来提高良率降低成本
核心被卡脖子，只解决老工艺的辅助性的没有意义吧？
【 在 BJQ1D863 的大作中提到: 】
: 眼下bottleneck在中短期内压根无法制造7以下的IC，更远的先不要想，chiplet主要为了缓解这个问题，争取足够的战略窗口期，在这个窗口期内照样要努力突破EUV和先进制程eda的问题。
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JavaGuyHan (苔丝狄梦娜之吻) 于 (Fri Aug 19 17:05:52 2022) 提到:
你看一下我举的那个内存墙的例子。核心cpu哪怕用12nm，主频比5nm低1/3，只要解决好了内存堆叠、存算一体等技术，有望达到同样的实际算力水平。当然，这一切是目前只是看到了希望，路是人走出来的。
【 在 PrimeTime 的大作中提到: 】
: chiplet能缓解这个问题么？
: 我理解chiplet核心还是要一个先进工艺的，配合一些老工艺的die来提高良率降低成本
: 核心被卡脖子，只解决老工艺的辅助性的没有意义吧？
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JavaGuyHan (苔丝狄梦娜之吻) 于 (Fri Aug 19 17:08:36 2022) 提到:
能证明啊，因为就算工艺再先进到1纳米，CPU主频到10G赫兹，他也并非超算系统算力提升的真正瓶颈呀。
【 在 sun15 的大作中提到: 】
: 你举的例子不能证明“用N代工艺通过堆叠达到或至少接近n+1/n+2代soc平均性能”啊，我N+1代SoC就不能用3D封装HBM硅光了吗？也能用吧，那你不还是赶不上？
: 因为这技术就不是用来解决你说的这问题的
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sun15 (天天猜猜) 于 (Fri Aug 19 17:35:58 2022) 提到:
你这逻辑不对，还是不能证明“用N代工艺通过堆叠达到或至少接近n+1/n+2代soc平均性能”，你这说的不是一码事啊
你这从某个特殊场景下，先进制程不是瓶颈，推导出一个普适结论“用N代工艺通过堆叠达到或至少接近n+1/n+2代soc平均性能”，逻辑链条不对的，等与你拿一个用不到先进制程，不依赖于核心算力的场景，去论证先进制程没用。。
更加得不出你说的“用N代工艺通过堆叠达到或至少接近n+1/n+2代soc平均性能”，因为你根本就不需要用“n+1/n+2代soc平均性能”
【 在 JavaGuyHan 的大作中提到: 】
: 能证明啊，因为就算工艺再先进到1纳米，CPU主频到10G赫兹，他也并非超算系统算力提升的真正瓶颈呀。
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dareta (dd) 于 (Fri Aug 19 17:59:31 2022) 提到:
因为只有这个才能颠覆ARM啊
【 在 RaZRo 的大作中提到: 】
: 都是禁运EDA和制造，chiplet没有解决问题吧
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jjfz (每天两壶茶) 于 (Fri Aug 19 20:40:15 2022) 提到:
功耗不好办，得搞定散热才行
【 在 JavaGuyHan 的大作中提到: 】
: 你看一下我举的那个内存墙的例子。核心cpu哪怕用12nm，主频比5nm低1/3，只要解决好了内存堆叠、存算一体等技术，有望达到同样的实际算力水平。当然，这一切是目前只是看到了希望，路是人走出来的。
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cyclonev (fpga) 于 (Fri Aug 19 23:41:11 2022) 提到:
真轴，那你来提出一个目前情况下能实现的更好的方案？
你说的这些难道别人不懂？逮着一句秀逻辑？简单嘴炮批判最简单了。
【 在 sun15 的大作中提到: 】
: 你这逻辑不对，还是不能证明“用N代工艺通过堆叠达到或至少接近n+1/n+2代soc平均性能”，你这说的不是一码事啊
: 你这从某个特殊场景下，先进制程不是瓶颈，推导出一个普适结论“用N代工艺通过堆叠达到或至少接近n+1/n+2代soc平均性能”，逻辑链条不对的，等与你拿一个用不到先进制程，不依赖于核心算力的场景，去论证先进制程没用。。
: 更加得不出你说的“用N代工艺通过堆叠达到或至少接近n+1/n+2代soc平均性能”，因为你根本就不需要用“n+1/n+2代soc平均性能”
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JavaGuyHan (苔丝狄梦娜之吻) 于 (Sat Aug 20 09:08:00 2022) 提到:
对，这是必须解决的一个难题
【 在 jjfz 的大作中提到: 】
: 功耗不好办，得搞定散热才行
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afailor (工作时间不闲逛) 于 (Sat Aug 20 09:26:53 2022) 提到:
同样的情况下，别人用5nm或者3nm进行chiplet，消费类电子功耗绕不过去，性能应用类性能上不去。chiplet能解决这问题真是扯淡啊。
【 在 JavaGuyHan 的大作中提到: 】
: 在没有euv和先进eda工具可用情形下，通过16~10nm主芯片+多个传统平面工艺的附属芯片进行多层堆叠，是否能达到5nm soc的整体ppay性能，目前看部分可行，需要继续摸索，不宜扩大宣传。
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lvsoft (Lv(The Last Guardian)) 于 (Sat Aug 20 11:10:34 2022) 提到:
目前没有方案。
他的说法无非是何不食肉糜的弱化版：
需求是想吃肉，现实是没有肉，所以菜管饱是吧？
【 在 cyclonev 的大作中提到: 】
: 真轴，那你来提出一个目前情况下能实现的更好的方案？
: 你说的这些难道别人不懂？逮着一句秀逻辑？简单嘴炮批判最简单了。
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JavaGuyHan (苔丝狄梦娜之吻) 于 (Sat Aug 20 11:39:29 2022) 提到:
还误导中国发展方向我去太看的起咱们这帮灌水的了。。。
【 在 lxku 的大作中提到: 】
: 不可行，你这是想误导中国发展方向，要中国去爬错误的科技树。
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jansea (沧浪客) 于 (Sat Aug 20 11:40:43 2022) 提到:
在当前先进制程被卡的情况下，另辟曲径肯定是必须的。同时也会继续努力把先进制程的产业链完善。
chiplet这条径目前看来是最有希望的，所以不能放弃。其中的难点比如互联及散热也没那么容易突破，但至少是个希望，值得努力。
楼上某人直接就说不可能了，我也很奇怪，是遇到神仙了吗哈哈？这么果断，没有任何论据，就否定一条无数专业人士在努力的方向。。。。。
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fixfox (大肚能容) 于 (Sat Aug 20 11:41:51 2022) 提到:
就一杠精
听他们的只能等死
【 在 jansea 的大作中提到: 】
: 在当前先进制程被卡的情况下，另辟曲径肯定是必须的。同时也会继续努力把先进制程的产业链完善。
: chiplet这条径目前看来是最有希望的，所以不能放弃。其中的难点比如互联及散热也没那么容易突破，但至少是个希望，值得努力。
: 楼上某人直接就说不可能了，我也很奇怪，是遇到神仙了吗哈哈？这么果断，没有任何论据，就否定一条无数专业人士在努力的方向。。。。。
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sun15 (天天猜猜) 于 (Sat Aug 20 12:55:02 2022) 提到:
他就在那夸大，既然专业人士那就说些专业逻辑。chiplet当然有用，但不是他说的那个用
我为什么逮着一句去问？因为某些言论就是那一句最突出最吸引眼球，外界就是记住所谓N代能堆叠出N+1代效果，自媒体都铺天盖地的说上了，这不是误导是什么。追问的话就讲内存墙，顾左右而言他。。。
对付切换概念顾左右而言他的人，就得逮着他要回避的一句去问啊，要不然都扯不清了。你要质疑我也可以，拿出专业说法就好，而不是给人扣帽子说轴
【 在 cyclonev 的大作中提到: 】
: 真轴，那你来提出一个目前情况下能实现的更好的方案？
: 你说的这些难道别人不懂？逮着一句秀逻辑？简单嘴炮批判最简单了。
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JavaGuyHan (苔丝狄梦娜之吻) 于 (Sun Aug 21 09:24:00 2022) 提到:
请仔细看我原文，我终于知道为啥高考需要强化语文占分了
通过16~10nm主芯片+多个传统平面工艺的附属芯片进行多层堆叠，是否能达到5nm soc的整体ppay性能，目前看部分可行，需要继续摸索，不宜扩大宣传。
【 在 sun15 的大作中提到: 】
: 他就在那夸大，既然专业人士那就说些专业逻辑。chiplet当然有用，但不是他说的那个用
: 我为什么逮着一句去问？因为某些言论就是那一句最突出最吸引眼球，外界就是记住所谓N代能堆叠出N+1代效果，自媒体都铺天盖地的说上了，这不是误导是什么。追问的话就讲内存墙，顾左右而言他。。。
: 对付切换概念顾左右而言他的人，就得逮着他要回避的一句去问啊，要不然都扯不清了。你要质疑我也可以，拿出专业说法就好，而不是给人扣帽子说轴
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chenpp (本人男) 于 (Sun Aug 21 10:12:38 2022) 提到:
我其实不太理解其中的原理。
我对这个理论的理解是：单靠混合，你用多少3%的盐水，也搞不出来5%的盐水来。
【 在 JavaGuyHan 的大作中提到: 】
: 请仔细看我原文，我终于知道为啥高考需要强化语文占分了
: 通过16~10nm主芯片+多个传统平面工艺的附属芯片进行多层堆叠，是否能达到5nm soc的整体ppay性能，目前看部分可行，需要继续摸索，不宜扩大宣传。
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sun15 (天天猜猜) 于 (Sun Aug 21 11:33:14 2022) 提到:
他刚刚提到语文，还要低调，所以我重新理解他的意思大概是，某司比如非常低调的H司，出一颗芯片用十四或者十六纳米的算力内核堆叠，再堆叠3D封装的内存颗粒解决内存墙。
然后他用这颗芯片对标的是老外一个七纳米的，老外这颗不用3D封装HBM，内存颗粒在外面，接口不就比上面3D HBM的慢嘛，所以这就是他说通过堆叠让整体PPA性能达到七纳米的意思。前提是对标SoC不用HBM。
所以为啥3%的盐水混合，能搞出来5%的盐水？因为他的规则里自己可以另外加一勺盐（HBM），别人似乎不能加
【 在 chenpp 的大作中提到: 】
: 我其实不太理解其中的原理。
: 我对这个理论的理解是：单靠混合，你用多少3%的盐水，也搞不出来5%的盐水来。
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JavaGuyHan (苔丝狄梦娜之吻) 于 (Sun Aug 21 13:24:31 2022) 提到:
你说的对，也可以这么说，如果用户关注的是盐含量达不达得到5%，那这条路必死无疑。但如果用户关注的是用这种盐水泡出的菜好不好吃，那就另当别论
【 在 chenpp 的大作中提到: 】
: 我其实不太理解其中的原理。
: 我对这个理论的理解是：单靠混合，你用多少3%的盐水，也搞不出来5%的盐水来。
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jansea (沧浪客) 于 (Sun Aug 21 14:33:18 2022) 提到:
服了你们哈，芯片内部die之间的互联及堆叠，让你们用同浓度的盐水混合来比拟。。。。。
搞清楚我们讨论的是微电子，不是简单的基础物理化学哈。
苹果那个M1 Ultra内部那种还只是简单的互联。英伟达和AMD都搞了类似的器件出来，性能提高了不少