- 主题:vcs编译一个工程的文件花了3分钟左右，怎么可以优化呢
vcs -full64 -j32 -fgp -sveriloga -f ../testbench/filelist/v.f -o simv
CPU time: 166.042 seconds to compile + 1.358 seconds to elab + 1.838 seconds to link
加了-j参数没有提高很多速度，我理解随便工程的文件多，我的服务器有96个核，应该可以通过并行编译来。
但是没有效果，大家有什么经验吗？
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FROM 111.202.148.*
现在是最简单的case啊，希望能快速迭代代码啊。
要是小的模块仿真都是几秒就跑完了。我希望可以把我的96个cpu核都利用上。
【 在 smezsc 的大作中提到: 】
: 3分钟还用优化？？
: 等编译3小时，再考虑。
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FROM 111.202.148.*
估计有10万行左右吧。
挺多的。
【 在 leslin 的大作中提到: 】
:
: 多少行sv代码？
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FROM 120.245.113.*