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主题:Verilog语言疑问
3楼
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EmperorPiero
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2024-04-06 18:07:31
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一般归约用于判断是否全0
这个逻辑就是判断data的指定位是否存在1
【 在 johnfader 的大作中提到: 】
:
: result =|(data[15:0]& 16`hC820);
: verilog 中=|是什么意思?
#发自zSMTH@23116PN5BC
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FROM 222.95.136.*
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