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主题:Verilog语言疑问
1楼
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ThinkpadX301
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2024-04-06 17:16:36
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括号中16bit按位或
【 在 johnfader 的大作中提到: 】
: result =|(data[15:0]& 16`hC820);
: verilog 中=|是什么意思?
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