result =|(data[15:0]& 16`hC820);
verilog 中=|是什么意思？
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面试题，就是这样的，直接说是Verilog语言，没有电路图。
【 在 smzhbj 的大作中提到: 】
: 你先要知道这段代码对应的电路是什么
: 不能用软件的思路理解硬件
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