你平时当然可以只对逻辑层做分析，但是他如果在对应的硬件组件库里给你搞个什么东西，到时候你肯定吃不了兜着走。


【 在 OrderPhoenix 的大作中提到: 】
: 都开源了，分析的当然是verilog代码（或者其它什么hdl代码）啊。
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FROM 125.33.82.*

没遇到提新方案的时候，个个都以为自己是精细鬼儿，都是理工科；需要提出新方案的时候，满版噤声，竟无一个是男儿，出来冒头的，不是调皮捣蛋的，就是鼓捣怪话的，个个都成了糊涂虫，文科生。


【 在 shockstar 的大作中提到: 】
: 鸭子们总以为自己是全聚德股东
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FROM 218.249.201.*

你说的是工具的问题不是risc-v模块的问题。不用risc-v一样有这样的风险，那只能是检查工具本身，或者自己搞工具

【 在 phoenixhills 的大作中提到: 】
: 你平时当然可以只对逻辑层做分析，但是他如果在对应的硬件组件库里给你搞个什么东西，到时候你肯定吃不了兜着走。
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FROM 112.64.61.*

主要还是思路狭窄造成。就以你讲的EDA方向，是不是一定从这个方向切入？问题的本质是不是从良性电路里筛选出恶意电路？这个问题可能同时体现在逻辑电路（hdl）上和实际的电路版图上，也可能只体现在电路版图上。筛查办法的很多，可以激光穿通扫描，可以逻辑监测，也可以电磁监测，而这些环节为什么一定要和EDA结合？你设计标准单元，可以逻辑是逻辑，版图是版图，但彼此仍然对应。戴着好人帽子的，仍然可能是坏人。而你检测坏心思的方法，可以根据具体情况考虑嵌入在哪个环节更合适。可以嵌入的环节有很多，比如设计环节、流通环节、制造环节、使用环节。

【 在 OrderPhoenix 的大作中提到: 】
: 那就又回到“菜是原罪”了。
: 自己没本事开发出来EDA，还怪别人？
: “菜是原罪”并不是只有一个点的，而是系统性的、至少是一条链的。
: ...................
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FROM 218.249.201.*

故意这么做的，那就完全没有信任了。


【 在 tgfbeta 的大作中提到: 】
: security by obscurity
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FROM 125.33.82.*