intel把电源单独弄了一层，菊花是把时钟树拉出来单独弄一层。这点有创新。

感觉菊花放弃了全同步设计，datapath die 设计时先不管时序收敛 ，全靠封装时设计调整时钟的die上的时钟树，所以可以大胆偷timing，datapath面积会小不少。

流片后还能调整timing，打哪儿指哪儿，非常容易压榨设计中留的冗余进行超频，提高了良率。

功耗方面时钟树的buffer应该少了很多，但降低40%有点夸张（时钟树功耗总共才占全芯片30%-40%）。

这算是数字电路方法论方面优化和创新。

datapath的折叠相当于多颗数字芯片的堆叠，没什么创新可言，为啥其他家不这么干是因为数字芯片功率大呀，散热是大问题。

工艺方面太依赖于bump的密度，ppt上说菊花突破了2um间距，我是存疑的。高端封装机台还是被卡脖子。

整个方案里散热肯定是最大短板，折叠的层数受到功率墙的限制。可行的办法是用金刚石片做中间层导热出来，不过做薄了导热效果差，厚了增加键合长度，电容又上去了。两难。

总得来说有点创新，但是打不到定律的高度。

--发自 ismth(丝滑版)
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FROM 123.116.50.*

这么搞下去，岂不搞成了一大堆异步电路堆在下面的data die，然后上面的clk die随便改，随便组合。然后菊花司走上了异步电路的邪路，最后这芯片会出什么功能，连自己都不知道。

【 在 salsalover 的大作中提到: 】
: intel把电源单独弄了一层，菊花是把时钟树拉出来单独弄一层。这点有创新。
: 感觉菊花放弃了全同步设计，datapath die 设计时先不管时序收敛 ，全靠封装时设计调整时钟的die上的时钟树，所以可以大胆偷timing，datapath面积会小不少。
: 流片后还能调整timing，打哪儿指哪儿，非常容易压榨设计中留的冗余进行超频，提高了良率。
: ...................
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不可能会有100倍的优化空间，以为人家洋鬼子都傻吗？
能优化不到十倍吧，这就很好了
【 在 metaers 的大作中提到: 】
: 如果工艺不升级只靠折叠，针对单个芯片优化的幅度有限。  但是对于大型的ai芯片，折叠+堆叠+优化。华为说有100倍的空间，还行吧，毕竟摩尔定律到头了，不可能再来一遍
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FROM 114.247.223.*

这定律是专门说给洋人听的吗？
有他们什么事

【 在 ddn2013 的大作中提到: 】
: 不可能会有100倍的优化空间，以为人家洋鬼子都傻吗？
: 能优化不到十倍吧，这就很好了
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FROM 106.38.48.*

这套技术是要从eda层面就改进，把单层设计模式改成多层的，生产环节进行适配。还得开发专用的设备

洋人那套体系是各管各的，而且挣的盆满钵满没有对手，根本没动力另起炉灶

【 在 ddn2013 的大作中提到: 】
: 这不是崇拜洋人与否，而是技术上的直觉。
: 面对不靠谱的一个数据，基于多年经验的一个反应。
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