缓存和CPU堆叠
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FROM 14.155.180.*

die 2 die， 菊花是cell to cell
对良率影响最大的是clock tree
只要把clock tree放到上面1层，这个占所有电路的30%~40%的面积和功耗。
每个cell直接从垂直方向获取时钟。面积大幅缩小，R,C都大幅缩小。
实际上对于先进制程，制程绝对的静态功耗占比远低于满负荷工作的动态功耗。
RC小了，动态功耗就小了。
而且上面1层如果只走clock tree，甚至不一定需要7nm制程

【 在 dighole2 的大作中提到: 】
: 这是模块级堆叠，上下层线很少
: t定律是模块内堆叠
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修改:iilxyz FROM 117.67.136.*
FROM 117.67.136.*

先进制程能够缩小的是晶体管尺寸，同样的晶体管数目面积小了
自然走线的长度就短了，RC就小了，自然功耗就下来了。

菊花的这个方案，等于把时钟及其他的部分逻辑搬移到另外一层，自然同样的
晶体管数目对应的die尺寸就小了，相应的走线长度也就短了，RC就下来了，也就把功耗降下来了。
唯一的差异就是和晶体管大小相关的静态功耗了。
但是带来的设计复杂度还是很高的，比如2层之间的大量的打孔。


【 在 djkstra 的大作中提到: 】
: 这是跟PCB layout一个思路？
: 供电线路走底层，逻辑功能走水平的一层，时钟信号走垂直的一层，
: 然后时钟信号频率高发热量大放最顶层有利于散热？
: ...................
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修改:iilxyz FROM 202.38.75.*
FROM 202.38.75.*